[an error occurred while processing this directive]
«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Страницы:
Текущая
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
Новое сообщение
Регистрация
Телеконференции
——> Выберите конференцию
Микроконтроллеры <03.01.2024 22:59>
Программируемые логические схемы <03.01.2017 20:54>
Языки описания аппаратуры (VHDL и др.) <23.12.2018 20:16>
Цифровые сигнальные процессоры (DSP) <31.08.2023 09:00>
Аналоговая схемотехника <16.06.2022 18:58>
Голосования <08.12.2022 22:35>
Дребезг контактов.
—
Akakiy
(28.06.2003 10:46, 222 байт)
Если кнопка типа SPDT, то почему бы не поставить обычной RS триггер...Не красиво, но работает
—
LeoYv
(28.06.2003 21:52,
пустое
)
это работает. CLK = 100 Гц
—
KA
(28.06.2003 18:45, 774 байт)
Ответ:
—
Akakiy
(29.06.2003 18:47, 17 байт)
(+)
—
cdg
(28.06.2003 13:04, 296 байт)
кто-нибудь может объяснить мне как Synplify переименовывает шины?
—
yes
(27.06.2003 12:23, 492 байт)
Для просто сигналов использую " attribute syn_keep ". А чтоб шины не раскрывал... сомневаюсь.
—
zlyh
(30.06.2003 16:11,
пустое
)
Synplify шины не переименовывает(+)
—
miki
(27.06.2003 13:19, 265 байт)
где-то видел я возможность выбора в XST. чтобы понимал такие шины... а сейчас да - исправил ucf
—
yes
(27.06.2003 13:30,
пустое
)
Synthesize --> Properties --> Sinthesis Options --> Bus Delimiter
—
Dr.Alex
(27.06.2003 17:28,
пустое
)
точно, но эта фишка есть только при синтезе XST, а для сторонних тулов нету :(
—
yes
(27.06.2003 18:22,
пустое
)
Ответ: Попробуйте через Constraints Editor.
—
V61
(27.06.2003 13:16, 59 байт)
вобщем-то можно поправить ucf так чтоб XST его взял, но мне не понятно прицепил он констрейны, не прицепил...
—
yes
(27.06.2003 12:40, 79 байт)
Может кто подскажет где Нагагно (ссылочу пожалуйста)
—
vitus_strom
(27.06.2003 10:07,
пустое
)
не Нагагно, а НАГАНО
—
KA
(27.06.2003 10:11,
пустое
,
ссылка
)
кстати, а от почему такое название "странное" ?
—
bryk
(27.06.2003 12:20,
пустое
)
а почему у вас ник такой "странный" ?
—
KA
(27.06.2003 16:35,
пустое
)
Ответ: ну почему же странный, обычный ник ;-)
—
bryk
(27.06.2003 17:03,
пустое
)
для любителей LINUX
—
KA
(26.06.2003 17:11,
пустое
,
ссылка
)
Надо будет поковырять на досуге...
—
andrew_b
(26.06.2003 17:43,
пустое
)
как в Xilinx-ких тулзах запретить оптимизировать синтезу какое-то выражение
—
yes
(26.06.2003 11:11, 295 байт)
Встречный вопрос, что вы понимаете под словом Выражение.
—
KA
(26.06.2003 13:51,
пустое
)
BTW: то что я имел ввиду реализовано (правда не до конца) под атрибутом keep_hierarchy
—
yes
(26.06.2003 18:02, 167 байт)
я вот в Synplify включить keep_hierarchy не могу. Он её компелит, а Фиттер нафиг её выбрасывает. Пришлось весь Проект в ISE перетаскивать.
—
KA
(26.06.2003 18:50,
пустое
)
ну это интуитивно понятно - например матерное выражение - комбинация матерных слов
—
yes
(26.06.2003 15:31, 302 байт)
Таким образом, вы закрепляете свой модуль, и синтезатор вам только спасибо скажет.
—
KA
(26.06.2003 16:14, 378 байт)
есть и входные и выходные сигналы
—
KA
(26.06.2003 16:08, 486 байт)
Ответ: А аналогичный атрибут для XST Вы не подскажите?
—
V61
(26.06.2003 16:33,
пустое
)
ID_Keep1: KEEP port map (O =>CLK_Reg_Keep2,I => CLK_mem);
—
KA
(26.06.2003 16:46,
пустое
)
чего-то я здесь не понял
—
yes
(26.06.2003 17:48, 104 байт)
вроде keep и в ISE (XST) работает (завтра проверю)
—
yes
(26.06.2003 17:52, 61 байт)
только синтаксис от амплифайного отличается // synthesis attribute keep signal_name
—
yes
(26.06.2003 17:56,
пустое
)
Ответ: Спасибо, но это не то.
—
V61
(26.06.2003 17:26, 133 байт)
в Доке он есть с примерами. Кроме атрибута ещё и элемент такой бывает. Его никто не оптимизирует.
—
KA
(26.06.2003 16:42,
пустое
)
Ответ: А можно подробнее, может, я не то делаю?
—
V61
(26.06.2003 17:18, 541 байт)
example из Synplify точно также использую для XILINX работает. В Вашем примере нет необходимости KEEP использовать.
—
KA
(26.06.2003 17:30, 491 байт)
Ответ: Необходимости, конечно, нет.
—
V61
(27.06.2003 13:56, 450 байт)
Планета офисной мебели.
—
Petr LA
(11.11.2004 15:58, 132 байт,
ссылка
)
Ответ: Тяжелый случай.
—
V61
(26.06.2003 12:43, 546 байт)
прежде чем вопрос написать я cdg.pdf почитал и по сайту полазил...
—
yes
(26.06.2003 13:38, 413 байт)
Ответ: Можно и к блоку, но у меня не получилось.
—
V61
(26.06.2003 14:29, 561 байт)
Наста_а_а_а_вте на путь истинный :-)
—
Maksim
(23.06.2003 23:20, 4022 байт)
суть вроде не поменял.
—
KA
(23.06.2003 23:59, 2909 байт)
спасибо, получилось. Это всё из-за того, что ao_i был в не определённом состоянии?
—
Maksim
(24.06.2003 00:11,
пустое
)
Я всё не смотрел
—
KA
(23.06.2003 23:38, 187 байт)
А как тогда надо? Если это не затруднит
—
Maksim
(23.06.2003 23:59,
пустое
)
Можно ли результат синтеза в Leonardo моделировать в ModelSim уже с учетом реальных задержек? Если можно, то как?
—
Kaktus
(23.06.2003 17:15,
пустое
)
А в чём вы работаете?
—
KA
(23.06.2003 20:26,
пустое
)
Ответ: Пока разбираюсь с VHDL и всем что с этим связано
—
Kaktus
(30.06.2003 14:47, 682 байт)
2 yes : Немонотонное возрастание wireload модели xilinx (+)
—
SM
(22.06.2003 10:22, 305 байт)
вобщем понятно, что "скачков вниз" не должно быть, но t'(L) - для ПЛИС, наверняка разрывная, и средствами синтеза не учитывается
—
yes
(23.06.2003 09:40, 767 байт)
Synplify7.21 выдает primopt.c:419 Error: Aborting because of driver errors, как с этим бороться? Help.
—
cdg
(21.06.2003 15:54,
пустое
)
может это и не новость - мне попала новая книжка П. Н. Бибило по VHDL (изд 2002) - имхо гораздо лучши предыдущих
—
yes
(21.06.2003 11:20, 79 байт)
Ответ: А может кто нить поделиться этой книжкой, желательно в электронном виде
—
sirin
(11.05.2005 18:56
81.28.2.164
, 39 байт)
ИМХО согласен. После неё я стал представлять себе механизм работы синтезаторов.
—
cms
(21.06.2003 12:23,
пустое
)
а вот там упоминаются bus и register (signal_kind) - пока VHDL Primer не почитал - не понял
—
yes
(21.06.2003 12:50, 83 байт)
VHDL давно уже пора капитально подновить: упростить синтаксис, удалить рудименты...
—
cms
(21.06.2003 13:22, 471 байт)
позволю себе несогласится - если из С++ в ближайшее время чего-то получится - то это будет на основе SystemC, а там кроме типизации еще и ООП
—
yes
(21.06.2003 13:43, 240 байт)
Кто нибудь, кто реально сделал что нибудь более менее приличное на SystemC (или что там ещё), поделитесь впечатлениями. (Пересказ "их" рекламы не интересен.)
—
zlyh
(21.06.2003 16:55,
пустое
)
я пытался описать что-то простенькое
—
yes
(23.06.2003 09:46, 378 байт)
ну и бесплатного (или хакнутого) синтеза с SystemC я не видел
—
yes
(23.06.2003 09:47,
пустое
)
C + OOП = С++ :)
—
cms
(21.06.2003 13:57, 407 байт)
распространяемый в конфе modelsim (5.6 / 5.7) нормально выполняет sdf аннотацию?
—
yes
(21.06.2003 11:07, 220 байт)
наверно ошибка в tk, если "прыгать с бубном" работает
—
yes
(21.06.2003 14:52, 113 байт)
Вопрос к знатокам Verilog
—
cdg
(21.06.2003 09:18, 340 байт)
ну чтобы LATHC не синтезировалась есть default, или директивы (что я бы не рекомендовал)
—
yes
(21.06.2003 10:14, 314 байт)
(+)
—
cdg
(21.06.2003 11:21, 393 байт)
"не верю" по поводу default (может там проблема в другом?), ну а во втором, который 1)
—
yes
(21.06.2003 12:47, 555 байт)
(+)
—
cdg
(21.06.2003 13:13, 137 байт)
вторая идея не очень хороша, будут наверно проблемы
—
yes
(21.06.2003 14:05, 704 байт)
To YES чем эта запись меньше чем в VHDL.
—
KA
(21.06.2003 19:38,
пустое
)
количеством символов. опишите эквивалентную entity и воспользуйтесь утилиткой wc
—
yes
(23.06.2003 09:29,
пустое
)
спасибо буду ковырять дальше(-)
—
cdg
(21.06.2003 14:26,
пустое
)
Starter Kit хочу купить!!!
—
Student777
(20.06.2003 16:26, 302 байт)
Ответ:
—
Xilirus
(23.06.2003 16:32, 39 байт)
Новая книга по УГО
—
DS
(20.06.2003 11:49, 165 байт)
в EDIF (.edn) файле может быть какая то временная информация?
—
yes
(19.06.2003 18:03, 471 байт)
Ответ: аЕсли временные ограничения выдержаны – проблем быть не должно.
—
V61
(20.06.2003 12:19, 287 байт)
что значит эмулируете? в смысле что тестбенч делает?
—
yes
(20.06.2003 14:21,
пустое
)
Ответ: В тест подгружаются time_sim.vhd и time_sim.sdf файлы. Временные характеристики находятся в time_sim.sdf .
—
V61
(20.06.2003 14:41,
пустое
)
был бы sdf вопросов не было, sdf в Xilinx-ких тулзах (насколько я понимаю - пытался разобраться чуть ниже по странице) появляется только после map
—
yes
(21.06.2003 10:18,
пустое
)
Ответ: Формат выходного файла выбирается в настройках (Simulation Model Properties).
—
V61
(23.06.2003 11:18,
пустое
)
этот диалог только расставляет ключи при вызове ngd2xxx
—
yes
(23.06.2003 11:59, 533 байт)
Ответ: Печально, но факт.
—
V61
(23.06.2003 13:48, 309 байт)
Ясно что дело тёмное.
—
zlyh
(20.06.2003 10:32, 676 байт)
Что туда пишуться констрейны, использованные при синтезе - это точно. А вот насчет формата я не знаю.
—
SM
(19.06.2003 18:24,
пустое
)
ну нету в формате EDIF возможности задать задержку цепи, может как-то извращено это хранится - не могу обнаружить...
—
yes
(19.06.2003 18:31,
пустое
)
вот описание EDIFa, в принципе в него можно засунуть что угодно...
—
yes
(19.06.2003 18:40,
пустое
,
ссылка
)
Не могли ли вы уточнить ссылку?
—
andrew_b
(20.06.2003 09:32,
пустое
)
ссылка из книжки Smith-a (не из Матрицы), считаю удачной книжкой
—
yes
(20.06.2003 10:08,
пустое
)
Ответ:
—
yes
(20.06.2003 10:09,
пустое
,
ссылка
)
Ответ:
—
yes
(20.06.2003 10:11,
пустое
,
ссылка
)
блин, почему-то винда при копи-паст текст изменяет (вроде получилось)
—
yes
(20.06.2003 10:12,
пустое
,
ссылка
)
Кстати - EDIF это же синтезированный нетлист скорее всего, и естественно что его поведения отличается от результатов синтеза другой программой.
—
SM
(19.06.2003 19:09,
пустое
)
Дааа, очччень не хотелось бы чтоб поведение отличалось. Вот за все годы не замечал чтоб результаты синтеза отличались от того что написал. Хотя "формальная верификация" как раз и продвигается за счёт "неоднозначного синтеза" Ну, может быть...
—
zlyh
(20.06.2003 10:08,
пустое
)
Я имел в виду отличия в "setup time", "hold time", "transition time" и т.п, Ведь разные синтезаторы оптимизируют-то по-разному, и разными техн. либами пользуются.
—
SM
(20.06.2003 11:44,
пустое
)
это неестественно, то что естестественно :) по крайней мере плохо
—
yes
(20.06.2003 09:33,
пустое
)
Помогите с лекарством для Quartus II please.
—
_Mic
(19.06.2003 13:44,
пустое
)
Как бы это вам по культурней сказать. Здесь все честные уважаемые люди. «Вы наверное писатель, не читатель.» Пяток страниц прочесть лень.
—
KA
(19.06.2003 14:43,
пустое
)
Ответ: Прочитал пяток страниц и не нашел (а может и пропустил) Поиск работает хреново. Попросил помощи в три слова а послали на Х..отя это слово и не прозвучало и при этом еще претендует на культурность. Извиняюсь что написа в Тему но немного обидно что все поддержали молчанием(А нужно было до конца рабочего дня)
—
_Mic
(19.06.2003 19:16,
пустое
)
2 yes: Выкопал я либу синопсисную для виртекса. Вот что в ней (ссылка). Все тайминиги, весь wire load... Так что синтезатору все-же работы должно быть очень много!
—
SM
(19.06.2003 11:14,
пустое
,
ссылка
)
не очень понятно, интересно как объяснить немонотонное возрастание в wireload модели?
—
yes
(19.06.2003 12:28,
пустое
)
Думается, что (+)
—
SM
(19.06.2003 12:41, 108 байт)
Докучи есть специальная DW, видимо соптимизированная под именно xilinx.
—
SM
(19.06.2003 11:15,
пустое
)
и продолжая тему: с Modular Design - проконсультируйте:
—
yes
(18.06.2003 17:40, 254 байт)
Либо я не понимаю что тут под modular называется, либо проблемв в GUI.
—
zlyh
(18.06.2003 19:53, 795 байт)
а кто-либо использует Xilinx Flow без GUI (project navigatora)?
—
yes
(19.06.2003 10:52, 208 байт)
Я уже несколько лет пользуюсь эксклюзивно Makefile'ом, а под Linux это тем более. Вот он (немного причесанный) (+)
—
andrew_b
(19.06.2003 11:43, 4134 байт)
спасибо
—
yes
(19.06.2003 12:13,
пустое
)
А Synplify под Linux как запускаете.
—
KA
(19.06.2003 12:07,
пустое
)
Дык я ж Вам же и рассказывал. :-) С тех пор у меня ничего не изменилось. :-)
—
andrew_b
(19.06.2003 12:54,
пустое
,
ссылка
)
Как Вы под Linux кристаллы программируете?
—
KA
(19.06.2003 15:01,
пустое
)
может я чего-то нетого скажу, но у меня cygwin (xemacs как оболочка для shell-ов, dired, ну и редактор)
—
yes
(19.06.2003 17:05, 280 байт)
К чему вы все это? Что-то я вашей мысли не понял. При чем тут Линукс?
—
andrew_b
(19.06.2003 17:33,
пустое
)
можно поиметь линукс девелопмент и виндоз на одной машине одновременно (есть VMWARE еще, но не пользовал)
—
yes
(19.06.2003 17:55,
пустое
)
ну собственно fork в виндах отсутствует и многозадачность через жопу
—
yes
(19.06.2003 17:10,
пустое
)
А никак. (+)
—
andrew_b
(19.06.2003 16:01, 357 байт)
О тож и воно.
—
KA
(20.06.2003 00:08,
пустое
)
Новые версии работают?
—
KA
(19.06.2003 14:59,
пустое
)
У меня нет возможности каждый раз выкачивать новую версию синтезатора, а потом еще искать к нему лекарство (заработает/не заработает). Лучше уж синица...
—
andrew_b
(19.06.2003 15:53,
пустое
)
Какая версия Synplify так работает?
—
KA
(20.06.2003 00:40,
пустое
)
7.1
—
andrew_b
(20.06.2003 08:41,
пустое
)
а что и ISE есть под Линух? основная работа (как я понял по обсуждению и чтению доки) на нем
—
yes
(19.06.2003 17:08, 138 байт)
Xilinx ISE устанавливается и работает под wine. Coregen писан на java, и после небольшой правки его стартового скрипта работает на родной Линуксовой java-машине.
—
andrew_b
(19.06.2003 17:31,
пустое
)
Спасибо Я не забыл. Но что то у меня под RH8.0 это дело не пошло.
—
KA
(19.06.2003 14:58,
пустое
)
работает у кого-либо Amplify (3.1, ну интересно если другая) с ISE 5.2 ?
—
yes
(18.06.2003 17:30, 105 байт)
Я Amplify 3.1 для синтеза, а ISE 5.2 для имплементации использую в ActiveHDL. Все красиво работает.
—
Elresearch
(19.06.2003 11:50,
пустое
)
синтез и у меня работает (имхо пофигу Amlify или Synplify), но когда я пытаюсь Amplify flow с "физическими" данными пустить - не работает
—
yes
(19.06.2003 12:15,
пустое
)
Что не работает Amplify или ISE?
—
Elresearch
(19.06.2003 14:37,
пустое
)
Прошу наставить на путь истиный
—
MaxG
(18.06.2003 14:11, 630 байт)
Всем спасибо!
—
MaxG
(23.06.2003 10:33,
пустое
)
Не читая других! Лично мое мнение.
—
Rotten
(20.06.2003 19:01, 859 байт)
Ответ:
—
Eugenius
(18.06.2003 16:42, 1055 байт)
А в чем преимущества Synplify?
—
MaxG
(19.06.2003 10:55,
пустое
)
Пожалуй уже только в скорости синтеза. Да и Amplify - уже приблудина. Все в ISE делается.
—
Rotten
(20.06.2003 20:16,
пустое
)
А чем преимущества Synplify?
—
MaxG
(19.06.2003 10:55,
пустое
)
У XILINX сейчас синтезатор ни чего, можешь и родным пользоваться, а вот моделировать он сам не умеет. Для этого тебе ModelSim or Aldec и надо. Писать, на чём быстро можешь на том и пиши.
—
KA
(18.06.2003 14:19,
пустое
)
Ethernet 10-100 корки/исходники никому не попадались?Поделитесь ... ;-)
—
tims
(18.06.2003 08:56,
пустое
)
Ответ: На opencores есть.
—
Serge
(18.06.2003 11:24,
пустое
,
ссылка
)
Ответ: www.opencores.org
—
Serge
(18.06.2003 11:23,
пустое
)
про FPGA timing
—
yes
(17.06.2003 12:04, 155 байт)
Ответ: Понял правильно, временные ограничения прикладываются на PAR, только еще проверяются на всех предыдущих стадиях, и если что-то принципиально не сходится выплёвавает на той стадии на которой не сошлось
—
vitus_strom
(19.06.2003 15:21,
пустое
)
Ответ: На этапе трассировки.Синтезатор в этом не участвует.
—
V61
(17.06.2003 12:17,
пустое
)
Есть Amplify от synplicity, которая именно тем и занимается, что оптимизирует тайминиги на этапе синтеза. Причем говорят очень неплохо.
—
SM
(17.06.2003 13:16,
пустое
)
я так понял (побаловавшись с Amplify)
—
yes
(17.06.2003 13:42, 250 байт)
Ответ: (+)
—
SM
(17.06.2003 13:45, 318 байт)
ну собственно тогда задача оптимизации (минимум slack) лежит на плэйсере и роутере
—
yes
(18.06.2003 10:36,
пустое
)
Не понял я. На плейсер остается только малая часть оптимизации (+)
—
SM
(18.06.2003 13:58, 323 байт)
меня удивило, что констрейны синтезатору не нужны
—
yes
(18.06.2003 15:49, 332 байт)
к алгоритму синтеза АЗИКа - можно уменьшить задержку на 10% и время синтеза возрастет в 10 раз
—
yes
(18.06.2003 15:54, 274 байт)
Ответ: (+)
—
SM
(18.06.2003 16:12, 591 байт)
я не поленился доку ксайлинскую посмотреть
—
yes
(18.06.2003 16:41, 406 байт)
Все это естественно (не про гранаты :) ) - до PAR окончательно тайминги не известны.
—
SM
(18.06.2003 17:23,
пустое
)
ну а wireload модель и прочие прибабахи - они же как раз для того, чтобы оценить время после синтеза
—
yes
(18.06.2003 17:43, 159 байт)
Кстати - а в комплекте ISE есть .db синопсисная для синтеза в DC? Если есть, интересно посмотреть что там внутри...
—
SM
(18.06.2003 17:45,
пустое
)
не нашел, есть какие-то бинарные acd - но это скорее от ISE, может какой-нибудь aliance надо...
—
yes
(18.06.2003 17:51,
пустое
)
Вдогонку - попробуйте например запустить синтез под Ваш кристалл на DC, и он будет пыхтеть как для азика...
—
SM
(18.06.2003 16:20,
пустое
)
на старой работе говорили, что они Амбит для ксйлинса пускали - результаты хуже XST (а по АЗИКам он вроде сопоставим с DC)
—
yes
(18.06.2003 16:43,
пустое
)
Ответ: Собрать LUTs в CLB. И разместить таким образом, чтобы выдержать все временные ограничения.
—
V61
(18.06.2003 14:39, 158 байт)
Вот и я про то-же (+)
—
SM
(18.06.2003 14:57, 323 байт)
Время распространения внутри ПЛИС зависит от кол-ва транзисторов через которые линия проходит.
—
tims
(18.06.2003 08:58,
пустое
)
Согласен, но вот только это число есть const, если фиттер не вставил "отсебятины", о чем можно в рапорте подглядеть.
—
SM
(18.06.2003 09:16,
пустое
)
По многочисленным просьбам трудящихся :)
—
Мартовский Котяра
(16.06.2003 20:14, 13129 байт)
Извините, ошибка
—
Мартовский Котяра
(16.06.2003 20:22, 87 байт)
Языки описания аппаратуры VHDL и др
—
kotik
(16.06.2003 15:16, 44 байт)
См. мыло.
—
Stewart Little
(16.06.2003 16:21,
пустое
)
вопрос по структуре проекта на ПЛИС разъясните
—
yes
(16.06.2003 11:41, 803 байт)
У Альтеры есть режим LogicLock см. Application Note 161+
—
IosifK
(18.06.2003 09:49, 699 байт)
я с альтерой не работаю, а для заказных кристаллов вроде такой режим standard, а не exclusive
—
yes
(18.06.2003 10:45, 53 байт)
Ответ: Проекты нужно разбивать на модули.
—
V61
(17.06.2003 11:54, 579 байт)
Очень больная тема, не понимаю почему она так редко всплывает.
—
3,14
(16.06.2003 20:44, 1362 байт)
Может я конечно глючу...
—
Мартовский Котяра
(16.06.2003 21:22, 1599 байт)
Ответ: (+)
—
SM
(16.06.2003 22:03, 550 байт)
Народ! Да делайте все по синхре и возни будет меньше....Я уже это прошел.
—
tims
(18.06.2003 09:23,
пустое
)
И ты еще к этому вернешься... Если придется АЗИКи строить исходя из соображения дешевизны кристалла и малого потребления :-)
—
SM
(18.06.2003 09:58,
пустое
)
Да кто-то еще с ПЛИС мучается :) А с асинхронщиной этим можно очень долго заниматься. Из законов Мерфологии: "Никогда нет времени чтобы сделать работу сразу как следует, зато есть масса времени ее переделывать". :)
—
Eugenius
(18.06.2003 10:48,
пустое
)
Дурацкий вопрос. А что такое LCELL и может ли ему что-либо соответствовать в архитектурах от Xilinx ? Может и мне такое лекарство подойдет ? И как определяются места, куда имеет смысл пытаться вставлять LCELL ?
—
Мартовский Котяра
(17.06.2003 01:27,
пустое
)
я вобщето считаю, что необходимость вставлять такие элементы свидетельствует об ошибках в описании
—
yes
(18.06.2003 10:56, 184 байт)
я думаю что так явно LCELL, можно в низкоуровневых языках писать, наверно в Verilog|VHDL как то по другому
—
yes
(18.06.2003 10:57,
пустое
)
Можно и верилоге (+)
—
SM
(18.06.2003 12:49, 234 байт)
И синтезатор не имеет права соптимизировать поставленную вручную технолог. ячейку. Полностью по аналогии с азиками.
—
SM
(18.06.2003 12:50,
пустое
)
то же DC убирает ячейки, которые в базу данных вручную вставлены (если их не помечать атрибутами специальными)
—
yes
(18.06.2003 16:54, 177 байт)
Я этого не замечал - для азика расставлял в исходнике высокого уровня элементы задержки, выходные-входные ячейки, кое-какую логику, никаких аттрибутов не ставил. После синтеза все на месте.
—
SM
(18.06.2003 17:33,
пустое
)
ну может так удачно расставляли, что оптимизатор был бессилен улучшить - попробуйте пару инверторов
—
yes
(18.06.2003 17:44,
пустое
)
Я даже четыре пробовал :) Все ОК.
—
SM
(18.06.2003 17:46,
пустое
)
Ай. Эти инверторы (с мощным выходом) помечены в техн. либе как dont_touch... Просто не лазил раньше в либу. Так что похоже тут Вы правы. Мне просто повезло :)
—
SM
(19.06.2003 09:26,
пустое
)
Xilinx Support
—
KA
(17.06.2003 18:55,
пустое
,
ссылка
)
и что блин синтез такое уже не оптимимизирует?
—
yes
(18.06.2003 11:10,
пустое
)
если попросить то не оптимимизирует.
—
KA
(18.06.2003 12:16,
пустое
)
я написал после посмотрения на пример, там вроде директив нету...
—
yes
(18.06.2003 12:33,
пустое
)
А про не оптимизируемые цепи надо синтезатору сказать. KEEP он их оптимизировать и не будет. Бери LUT потом KEEP и так дальше. Не красиво, но работает.
—
KA
(18.06.2003 14:24,
пустое
)
ну обычно скрипт пишут - типа - find ; add keep ; :) пока только не пойму где это в XST делать
—
yes
(18.06.2003 16:57,
пустое
)
Ответ: (+)
—
SM
(17.06.2003 09:37, 1265 байт)
интересно вообще как устроена технологическая библиотека для ПЛИС
—
yes
(17.06.2003 12:11, 459 байт)
Ответ: (+)
—
SM
(17.06.2003 13:02, 625 байт,
ссылка
)
такой простой пример (XST) после изменения ограничений, перезапуск синтеза не требуется
—
yes
(17.06.2003 13:37, 242 байт)
констрейнсы ucf потребуются раньше, перед мэппером для ngdbuild
—
bryk
(19.06.2003 12:17,
пустое
)
Я не работал с XST, не знаю что это. Мне привычнее тот-же DC, а он пересинтезирует после изменения констрейнов. Да и леонардо, и амплифи тоже пересинтезируют.
—
SM
(17.06.2003 13:48,
пустое
)
Посмотри что такое incremental/modular design
—
Мартовский Котяра
(16.06.2003 19:01, 272 байт)
то есть образно говоря свой, оригинальный путь. вот так сразу к этому incremental
—
yes
(17.06.2003 09:10, 328 байт)
Ответ: (+)
—
SM
(16.06.2003 13:33, 418 байт)
do_derive_context в DC называется characterize, и терминология...
—
yes
(16.06.2003 15:02, 1084 байт)
в ISE (и всех, кто пользуется его мэпером), я вижу только первый подход, а хотелось бы иметь третий (ну или второй)
—
yes
(16.06.2003 15:19, 759 байт)
не знаю, как в ISE, а в квартусе (+)
—
SM
(16.06.2003 15:30, 838 байт)
я уже сталкивался, что модуль (с тяжелой времянкой) может не работать при изменении окружения
—
yes
(16.06.2003 16:22, 897 байт)
Ответ: (+)
—
SM
(16.06.2003 16:31, 243 байт)
ООП и языки описания аппаратуры (+)
—
-=Sergei=-
(15.06.2003 21:48, 911 байт)
SystemC есть - со всеми делами с ик...икапсуляцией, абстракцией и т.п.
—
yes
(16.06.2003 11:26, 201 байт,
ссылка
)
Не дрейф. Hardware C - это бред.
—
...
(15.06.2003 21:51,
пустое
)
формат файла для инициализации LPM ROM
—
sirin
(15.06.2003 15:29, 53 байт)
в FPGA Advatage 5.2
—
sirin
(15.06.2003 15:30,
пустое
)
Кстати про ActiveHDL
—
Мартовский Котяра
(15.06.2003 04:06, 540 байт)
Люди, объясните что происходит !
—
Мартовский Котяра
(15.06.2003 03:44, 1529 байт)
Just Say NO to Asynchronous Design!
—
Eugenius
(16.06.2003 20:31, 2177 байт)
Подробнее про асинхронность (+)
—
SM
(16.06.2003 22:38, 2186 байт)
Опасное это дело :)
—
Eugenius
(17.06.2003 15:58, 1334 байт)
а как быть, если в проекте есть PCI, частота сэмплирования, и DSP со своей частотой (ситуация стандартная)
—
yes
(18.06.2003 18:19, 68 байт)
ответ то один - большие модули в каждом домене + маленькие с перепривязкой
—
yes
(18.06.2003 18:25, 222 байт)
Было нечто похожее ,
—
ZG
(16.06.2003 15:32, 1599 байт)
А как с этим бороться ?
—
Мартовский Котяра
(16.06.2003 19:40, 1908 байт)
Процессор компа не разогнанный?
—
...
(15.06.2003 21:22, 157 байт)
Нет, не разогнанный. Кроме того компиляция программ на С тоже жрет дохрена ресурсов, а с ней таких проблем нет
—
Мартовский Котяра
(15.06.2003 21:35,
пустое
)
Тут не все однозначно. У меня, например, как-то компьютер подвисал регулярно при дефрагметации дисков, а все остальное, в том числе, и компиляция, работало без заметных сбоев. В общем, то, что глючат сразу два разных пакета, наводит на мысль о сыпящемся железе.
—
...
(15.06.2003 21:47,
пустое
)
Нет, с железом точно всё в порядке. Это получается не на одном компе. Да пакеты и не падают. Просто дают неработоспособные прошивки
—
Мартовский Котяра
(15.06.2003 21:56,
пустое
)
Вопрос по AHDL
—
Jolik
(11.06.2003 16:02, 255 байт)
Спасибо!
—
Jolik
(11.06.2003 17:58,
пустое
)
Спасибо
—
Jolik
(11.06.2003 17:58, 5 байт)
Все очень просто!
—
Victor®
(11.06.2003 17:41, 283 байт)
Опасно написано (+)
—
SM
(11.06.2003 23:00, 145 байт)
Немного не понятно. Имеется в виду, что при реализации мультиплексора, скажем на 7 входов (не кратно степени 2) возможна некорректность?
—
Victor®
(12.06.2003 11:38,
пустое
)
Я вообще не уверен, что xport конвертнет корректно и 8-ми входовый... Надо попробовать...
—
SM
(15.06.2003 22:16,
пустое
)
Маленькое дополнение: PARAMETERS (SELECT = CEIL(LOG2(WIDTH))); Так лучше
—
Victor®
(11.06.2003 17:43,
пустое
)
Во встроенном хелпе MAX PLUS есть LPM_MUX.
—
misyachniy
(11.06.2003 17:28,
пустое
)
Кто пользует Leonardo 2003a, подскажите где взять для него лицензию или кряк?
—
Andre
(10.06.2003 11:04,
пустое
)
Смотри почту.
—
miki
(10.06.2003 11:21,
пустое
)
An overview of SystemVerilog 3.1
—
Victor Yurchenko
(09.06.2003 12:10,
пустое
,
ссылка
)
2 проблемы с ModelSim 5.6 SE
—
МИФИст
(08.06.2003 15:26, 2289 байт)
ну можно сказать
—
yes
(18.06.2003 17:47, 109 байт)
О лицензии ...
—
Кн
(16.06.2003 11:15, 532 байт)
Ответ:
—
МИФИст
(16.06.2003 14:52, 26 байт)
На вопрос 1 ответа не дам - не знаю. На вопрос 2 - уберите атрибут "read only" у файла modelsim.ini.
—
Pashka
(09.06.2003 10:34, 111 байт)
Ответ:
—
МИФИст
(09.06.2003 14:47, 71 байт)
Надо подкрутить файл pref.tcl (он в папке ...\tcl\vsim) :
—
Stewart Little
(09.06.2003 15:19, 360 байт)
Ответ:
—
МИФИст
(16.06.2003 14:42, 13 байт)
"Вся рота шагает не в ногу, один фельдфебель в ногу."
—
Stewart Little
(16.06.2003 18:11,
пустое
)
Это вам поможет
—
Andreyka2
(07.06.2003 12:52, 57 байт)
Ответ:
—
МИФИст
(08.06.2003 15:30, 4 байт)
Срочно, задание надо сдать 10 июня 2003г.!!!!!!!!!
—
Andreyka2
(06.06.2003 16:42, 279 байт)
Гы-гы, что ж ты весь семестр делал :-| HDLник пойдёт?
—
Dr.Alex
(06.06.2003 17:43,
пустое
)
для Dr.Alex и других...
—
Andreyka2
(07.06.2003 12:40, 233 байт)
2 Мура внутри (из примеров в составе MAX+PLUS II)
—
Victor®
(09.06.2003 10:05, 1252 байт)
На каком языке это написано???
—
Andreyka2
(09.06.2003 13:39, 30 байт)
AHDL
—
Dr.Alex
(09.06.2003 14:21,
пустое
)
А где его найти, скачать компилятор
—
Andreyka2
(09.06.2003 15:22, 94 байт)
Например там -->, но тяжко тебе будет с нуля-то, погоришь.. У вас базовый HDL-то какой в вашей шараге?
—
Dr.Alex
(09.06.2003 15:44,
пустое
,
ссылка
)
Не очень понял чё требуется, но вот на VHDL текстик (+)
—
Dr.Alex
(09.06.2003 16:02, 726 байт)
Не очень понял чё требуется, но вот на VHDL текстик (+)
—
Dr.Alex
(09.06.2003 16:02, 726 байт)
Очень нужен кряк для Quartus II !!!!!!
—
Sergey
(06.06.2003 16:07, 117 байт)
Сгрузи с Нагано EFA LicGen.... Но вообще-то это наглость - неужели так лень посмотреть конфу на пару-тройку страниц назад :((((
—
Leoyv
(06.06.2003 23:21,
пустое
)
Proteus 6.0
—
play_cat
(06.06.2003 11:36, 100 байт)
в какой-то из собак был.
—
KA
(06.06.2003 12:34,
пустое
)
Вопрос:не скажет ли кто-нить из ув. коллег, как исправить ситуацию: инсталляции found4.1i на win98se - не вызывает.но при старте имплементации на этапе маппинга - ошибка типа "server issued exeption for unknown reason". есть надежда - я столкнулся с уже встречавшейся проблемой и существуют методы ее решения. неуж-то опять к 2.1 возвращаться? и как вообще 4.1 - не глючный ли в принципе (встречал много сообщений о проблемах, связянных с пакетом )?
—
jm
(05.06.2003 22:30,
пустое
)
Как Foundation4.1(4.2) так и ISE Foundation4.1(4.2) работают под WIN98SE хорошо! Ставить нужно в отдельные дирректории и в Autoexec.bat смотреть set xilinx = к рабочему пакету и только одному
—
sed
(06.06.2003 12:16,
пустое
)
mitsubishi PLC
—
rud
(04.06.2003 23:43, 68 байт)
Взгляд MENTOR GRAPHICS "Comparison of VHDL, Verilog and SystemVerilog"
—
Victor®
(04.06.2003 17:55,
пустое
,
ссылка
,
картинка
)
по-моему бестолковое сравнение и в таблице ошибки
—
yes
(05.06.2003 12:48, 402 байт)
Народ! Ни у кого не завалялось лекарства для Eagle 4.09r2 (универсальное не помогает)?
—
asoneofus
(03.06.2003 17:56,
пустое
,
ссылка
)
Что-то я не пойму ... Если разрабатывать проект на Verlog (or VHDL) , то необходимо отдельно писать код для синтеза и отдельно для симуляции (ModelSim)? Или же это одно и тоже?
—
Gunner
(02.06.2003 20:44,
пустое
)
Смотря что (+)
—
SM
(02.06.2003 23:07, 906 байт)
Спасибо ... жить стало веселее :)
—
Gunner
(03.06.2003 15:08,
пустое
)
ну это в идеальном случае
—
yes
(03.06.2003 13:51, 316 байт)
Так зачем использовать конструкции, которые не все понимают?
—
SM
(03.06.2003 22:53,
пустое
)
а как узнать такую конструкцию не использовав? :)
—
yes
(04.06.2003 11:24,
пустое
)
Так наоборот - ликвидировать, узнав, что она такая
—
SM
(04.06.2003 13:10,
пустое
)
Правильно! А то получим... (см. ссылку)
—
Victor Yurchenko
(06.06.2003 17:58,
пустое
,
ссылка
)
помогите понять, как посмотреть (Modelsim) сигналы в модулях сгенеренных generate?
—
yes
(02.06.2003 18:31, 1246 байт)
Ответ: Написано нормально. Может проблемма внутри модуля?
—
VLL
(03.06.2003 15:06,
пустое
)
отдельно модуль симулируется (логика + регистр)
—
yes
(03.06.2003 15:43,
пустое
)
Ответ: Маловато информации
—
VLL
(03.06.2003 16:16, 137 байт)
Никакого криминала не вижу. Что значит "не инициализируется" и "сигналы не достать"? (+)
—
andrew_b
(03.06.2003 09:07, 171 байт)
мне нужно поразбираться, но проблема подробно + ?
—
yes
(03.06.2003 13:44, 931 байт)
Ответ (+)
—
andrew_b
(03.06.2003 14:39, 607 байт)
Будьте любезны, подскажите ключ для ISE Foundation 5.2i !!!!!!
—
Andre
(02.06.2003 13:34,
пустое
)
http://www.telesys.ru/wwwboards/fpga/64/messages/23149.shtml
—
Elresearch
(02.06.2003 15:01,
пустое
,
ссылка
)
Разный софт. Aldec A-HDL 6.1.1289, Xilinx ISE 5.2, eProduct Designer 3.0 и др. Email
—
Vlad23
(02.06.2003 06:44,
пустое
,
ссылка
)
у тебя e-Mail не работает. Delivery to the following recipients failed.
—
KA
(02.06.2003 10:47,
пустое
)
Ответ: Иногда бывает, ещё можно на xyz2002@rambler.ru
—
Vlad23
(03.06.2003 06:43,
пустое
)
Мечта - Вот выйду на пенсию - буду разрабатывать Hardware на C#!
—
PicoDev
(01.06.2003 06:22,
пустое
)
Да фуфло все это (насчет программистов, делающих железо)
—
Leoyv
(06.06.2003 23:41, 879 байт)
Вот! Разработай и раздай! А уж тогда Роттен пускай допытывается - чё это вы мужики на CHDL не пишете..
—
Dr.Alex
(02.06.2003 11:21,
пустое
)
Ответ: хотя позиция Rotten дословно совпадает с официальной позицией местных представителей xilinx (scan, pulsar). по из словам схемотехника в технологии плис умрет к 2005-2007, xhdl - еще чере ~5 лет - и останется С. цифры точно не помню - суть не в этом, а в том, что эти идеи (вне зависимости от ценности) исходят в том числе и от тех лиц (руководство xilinx), чье мнение будет еще долго определять будущее индустрии (xilinx .. rule on the waves!...). т.ч. к данной препективе стоит готовиться, тем более чем ближе к SoC.
—
jm
(05.06.2003 22:45, 71 байт)
Ещё не так давно XILINX
—
KA
(06.06.2003 01:53, 661 байт)
"Немного переучившись, они смогут делать железо..."??? Для этого нужно много лет изучать, с какой стороны за паяльник хвататься! :)
—
Victor Yurchenko
(06.06.2003 17:46,
пустое
)
Ответ: но все-ж таки, нстановится как-то неуютно, когда за спиной такая армия потенциальных (?) конкурентов?
—
jm
(06.06.2003 22:52,
пустое
)
Да нет, ТАКОЙ конкуренции я не боюсь.(+)
—
Victor Yurchenko
(09.06.2003 12:09, 902 байт)
Смогут, но перед запамиванием чипа нужно будет читать и подписывать лицензионное соглашение. Чип поставляется в таком виде какой ест ни каких гарантий как прямых так и подразумераемых ... ;-)
—
misyachniy
(06.06.2003 19:44,
пустое
)
Ответ: Личное мнение.
—
V61
(06.06.2003 11:39, 683 байт)
Я вот поставил это чудо природы. Большой разницы с ABEL не нашёл. Синтакс как у си. А так пока это очень сыро. И писать надо столько же, как и везде. Это всё для Красненького.
—
KA
(04.06.2003 01:56,
пустое
)
К тому времени уже Hardware и С не будет. Люди научаться мысленно, общаться. И всё необходимое на уровне мысленных процессов создавать. Когда космические корабли бороздят просторы Большого театра. Нам С не нужен. Мы не японцы узкоглазые. Мы в космос летаем, и щи лаптём хлебаем, и будем хлебать.
—
KA
(01.06.2003 16:42,
пустое
)
Заполнить форму для отправки сообщения
|||
Телеконференции
|||
Главная страница
|||
Конференция без кадра
|||
Архив без кадра