Что-то я не пойму ... Если разрабатывать проект на Verlog (or VHDL) , то необходимо отдельно писать код для синтеза и отдельно для симуляции (ModelSim)? Или же это одно и тоже? («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Что-то я не пойму ... Если разрабатывать проект на Verlog (or VHDL) , то необходимо отдельно писать код для синтеза и отдельно для симуляции (ModelSim)? Или же это одно и тоже?

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Gunner 02 июня 2003 г. 20:44

Составить ответ ||| Конференция ||| Архив

Ответы

Смотря что (+) — SM (02.06.2003 23:07, 906 байт)
- Спасибо ... жить стало веселее :) — Gunner (03.06.2003 15:08, пустое)
- ну это в идеальном случае — yes (03.06.2003 13:51, 316 байт)
  - Так зачем использовать конструкции, которые не все понимают? — SM (03.06.2003 22:53, пустое)
    - а как узнать такую конструкцию не использовав? :) — yes (04.06.2003 11:24, пустое)
      - Так наоборот - ликвидировать, узнав, что она такая — SM (04.06.2003 13:10, пустое)
        
        Правильно! А то получим... (см. ссылку) — Victor Yurchenko (06.06.2003 17:58, пустое, ссылка)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа