«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Страницы:
Текущая
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
Новое сообщение
Регистрация
Телеконференции
——> Выберите конференцию
Микроконтроллеры <03.01.2024 22:59>
Программируемые логические схемы <03.01.2017 20:54>
Языки описания аппаратуры (VHDL и др.) <23.12.2018 20:16>
Цифровые сигнальные процессоры (DSP) <31.08.2023 09:00>
Аналоговая схемотехника <16.06.2022 18:58>
Голосования <08.12.2022 22:35>
Телесистемы
ДИАГРАММА
—
словарЪ
(24.06.2006 21:35
85.249.76.9
, 1184 байт)
Ответ:
—
словарЪ
(24.06.2006 21:44
85.249.76.9
, 192 байт)
Ответ:
—
словарЪ
(25.06.2006 12:21
85.249.76.9
, 9 байт)
Отличный флейм - без шуток. 90% вопросов похожи на этот - только люди не разбираются-лениво, а ждут, чтобы им разжевали и в рот положили.
—
Gate
(25.06.2006 13:10
88.201.128.66
,
пустое
)
Pci корка в ИСЕ+ЕДК 8.1(или в 7.1) с таблетками работает у кого?
—
tims
(22.06.2006 15:59
213.190.225.62
, 1 байт)
вопросик по асинхронному сбросу
—
lotorev
(22.06.2006 09:13
82.179.191.127
, 639 байт)
Ответ: собственно, вопрос: как описать использовать асинхронные сбросы не использую внешний pin, заставить синтезатор synplify оставить сигнал clr?
—
lotorev
(22.06.2006 09:17
82.179.191.127
,
пустое
)
Не могу представить для чего это может понадобится...
—
NiOS
(22.06.2006 15:48
212.113.117.246
,
пустое
)
Используйте директиву компиляции syn_preserve или syn_keep, точно не помню. Подробности см. в доках.
—
Gate
(22.06.2006 13:05
88.201.128.67
,
пустое
)
это 100% не то, челу нужно либо завести ресет, либо GSR , либо научиться писать правильно для моделирования и поставить галку при сборе проекта. :)
—
des00
(22.06.2006 19:29
80.89.147.5
,
пустое
)
Во-во как раз нужно Моделировать сигнал, а не подставлять GND!!!
—
NiOS
(23.06.2006 13:41
212.113.117.246
,
пустое
)
Ms
—
apparature
(22.06.2006 00:52
85.249.76.9
, 298 байт)
команда run 10ns - может в сообщениях покажет. Или значения сигналов надо в тестбенче присваивать
—
NiOS
(22.06.2006 15:52
212.113.117.246
,
пустое
)
testbech
—
windows_xpen'
(21.06.2006 22:45
85.249.76.9
, 85 байт)
Как минимум стандартная Wave Former Pro/Lite + здесь или на электрониксе приводились еще две неплохие
—
NiOS
(22.06.2006 16:49
212.113.117.246
,
пустое
)
вопрос по system verilog
—
lotorev
(21.06.2006 19:53
87.255.1.7
, 288 байт)
а в 2001 верилоге что-нибудь с переменными рэнжами разрешили делать? надоело for писать по каждому случаю...
—
yes
(21.06.2006 19:05
87.236.81.130
, 330 байт)
а инициализаторов масива (для симуля), типа С-шного ={0,1,2,...} нету?
—
yes
(23.06.2006 15:14
87.236.81.130
,
пустое
)
Наслаждайтесь http://www.asic-world.com/verilog/verilog2k2.html#Multi_Dimension_Array
—
NiOS
(22.06.2006 16:51
212.113.117.246
, 71 байт)
это ирония?
—
yes
(22.06.2006 20:18
87.236.81.130
,
пустое
)
Те по ФАКТУ что есть
—
NiOS
(23.06.2006 13:43
212.113.117.246
,
пустое
)
спасибо, но "малавато будет" :)
—
yes
(23.06.2006 15:13
87.236.81.130
,
пустое
)
Нет, должно появится удовлетворение от прочитаного.
—
NiOS
(23.06.2006 13:42
212.113.117.246
,
пустое
)
С переменными - в смысле array[high:low] где high и low это wire/reg какой-то ширины?
—
SM
(21.06.2006 19:14
195.225.131.186
,
пустое
)
Предлагаю вот так: assign out = bus >> index; сдвиги на переменное число бит это синтезируемо.
—
SM
(23.06.2006 14:13
195.225.131.186
,
пустое
)
а оно barel shifter-ов не насинтезит? хотя, кажется, что можно (я от жары уже совсем опух - не соображаю)
—
yes
(23.06.2006 15:05
87.236.81.130
, 325 байт)
Э, стоп. (+)
—
SM
(23.06.2006 15:28
195.225.131.186
, 268 байт)
АЙ! Извиняюсь, можно использовать только как индекс массива. А не range... А вот в generate for - можно.
—
SM
(23.06.2006 15:34
195.225.131.186
,
пустое
)
в рэнжах? - по-моему нельзя (или не все тулзы поддерживают)
—
yes
(23.06.2006 17:33
87.236.81.130
,
пустое
)
В ренжах можно, если переменная типа genvar. Другие низзя.
—
SM
(23.06.2006 18:09
195.225.131.186
,
пустое
)
А индекс массива - можно любое. Иначе как память описывать?
—
SM
(23.06.2006 18:10
195.225.131.186
,
пустое
)
да.
—
yes
(22.06.2006 13:43
87.236.81.130
,
пустое
)
Не сделали
—
cdg
(22.06.2006 17:00
80.68.3.242
,
пустое
)
@(+)
—
cdg
(22.06.2006 17:13
80.68.3.242
, 215 байт)
always
—
poisk
(20.06.2006 02:03
85.249.76.9
, 125 байт)
Ответ:
—
pusk
(21.06.2006 11:23
85.249.76.9
, 81 байт)
Ответ:
—
SAZH
(21.06.2006 12:19
212.113.112.201
, 40 байт)
Поспорим какой язык лучше?
—
zlyh
(20.06.2006 19:00
194.186.73.110
, 945 байт)
Ответ:
—
SAZH
(20.06.2006 23:48
217.15.19.207
, 256 байт)
И что? Если читать доки, там тоже все однозначно. См. ссылку например. А хочется все возможности языка пощщупать :)
—
SM
(20.06.2006 22:44
195.225.131.186
,
пустое
,
ссылка
)
Ответ:
—
poisk
(20.06.2006 02:06
85.249.76.9
, 131 байт)
Да, Вы правы. Второе описывает DDR-триггер, что почти нигде не синтезируемо. Чтобы была защелка по уровню надо так (+)
—
SM
(20.06.2006 11:25
213.141.159.26
, 51 байт)
На счет несинтезируемо -> Altera умеет, у Xilinx тоже проблем быть не должно, так где не синтезируемо?
—
cdg
(20.06.2006 14:11
80.68.3.242
,
пустое
)
Синопсис DC не собирает... По крайней мере с теми библиотеками, что у меня сейчас в работе.
—
SM
(20.06.2006 14:22
195.225.131.186
,
пустое
)
А, Synplify ест с удовольствием
—
cdg
(20.06.2006 14:30
80.68.3.242
,
пустое
)
Ест это хорошо, а что в результате-то?
—
SM
(20.06.2006 14:44
195.225.131.186
,
пустое
)
В результате триггер защелка/работа по полочке/
—
cdg
(20.06.2006 15:01
80.68.3.242
,
пустое
)
А почему??? Если в списке чувствительности нету D, то он и не должен реагировать на его изменение, даже при высоком CLK.
—
SM
(20.06.2006 15:21
195.225.131.186
,
пустое
)
Ответ:
—
SAZH
(20.06.2006 15:34
212.113.112.201
, 484 байт)
Это да, это я видел, но какого черта он это синтезирует вообще? Надо стандарт почитать.... А как тогда DDR-триггер описать в конце концов?
—
SM
(20.06.2006 15:41
195.225.131.186
,
пустое
)
Например, можно так описать. Синтезируется-симулируется верно (+)
—
Tiro
(23.06.2006 17:13
195.19.219.179
, 372 байт)
Ответ:
—
NiOS
(20.06.2006 16:03
212.113.117.246
, 82 байт)
По логике так... Но по стандарту вроде это не отличается от @(CLK). А инферринга в таком случае никакого - один еррор.
—
SM
(20.06.2006 16:20
195.225.131.186
,
пустое
)
Ответ:
—
SAZH
(20.06.2006 15:45
212.113.112.201
, 194 байт)
Да это любой элемент памяти, который тактируется и фронтом, и спадом. Double Data Rate.
—
SM
(20.06.2006 15:49
195.225.131.186
,
пустое
)
Ответ:
—
SAZH
(20.06.2006 16:01
212.113.112.201
, 297 байт)
(+)
—
cdg
(20.06.2006 14:33
80.68.3.242
, 136 байт)
Не, ну если D включить, то это классический latch inference. Я не понял, почему always @(clk) не ругается|не генерит DDR-триггер....
—
SM
(20.06.2006 14:42
195.225.131.186
,
пустое
)
Хм... Свежий собрал. Но в голый буфер, вообще без какого-либа триггера. Нихрена не понимаю.
—
SM
(20.06.2006 14:29
195.225.131.186
,
пустое
)
А так: always @(*) if (Clk) Q <= D; ?
—
cdg
(20.06.2006 14:34
80.68.3.242
,
пустое
)
Не, не так(+)
—
cdg
(20.06.2006 14:36
80.68.3.242
, 73 байт)
А так это честный комбинаторный процесс, эквивалент D = Q & !Rsest
—
SM
(20.06.2006 14:44
195.225.131.186
,
пустое
)
Ответ:
—
SAZH
(20.06.2006 14:19
212.113.112.201
, 503 байт)
:) :) А что - при высоком CLK он и на спад по D реагирует???
—
SM
(20.06.2006 14:23
195.225.131.186
,
пустое
)
Ответ:
—
SAZH
(20.06.2006 14:45
212.113.112.201
, 111 байт)
А синопсис тут корректно поступил - он сказал, что там хронический одинаковый уровень, и всё покоцал.
—
SM
(20.06.2006 15:48
195.225.131.186
,
пустое
)
У каждого синтезатора свои тараканы :)
—
SM
(20.06.2006 14:45
195.225.131.186
,
пустое
)
Кстати, у меня ругань... Error: Clock in used as data.
—
SM
(20.06.2006 14:28
195.225.131.186
,
пустое
)
Ответ:
—
poisk
(20.06.2006 12:00
85.249.76.9
, 46 байт)
Да, только я немного не правильно описал - второй posedge не нужен (+)
—
SM
(20.06.2006 13:19
195.225.131.186
, 138 байт)
Ответ:
—
SAZH
(20.06.2006 13:24
212.113.112.201
, 223 байт)
Вы безусловно правы. Торможу до сих пор после выходных :)
—
SM
(20.06.2006 13:33
195.225.131.186
,
пустое
)
второй вариант триггер по уровню (защелка)
—
cdg
(20.06.2006 09:28
80.68.3.242
,
пустое
)
Задержка
—
задержка
(18.06.2006 20:51
85.249.76.9
, 189 байт)
Если для ПЛИС - всё верно, только для моделирования (с АСИК не работал - фиг его там знает, хотя тоже скорее нет).
—
iBuilder
(19.06.2006 00:36
81.25.39.63
,
пустое
)
Для асиков тоже нет. Для асиков задержки можно через констрейны на путь делать.
—
SM
(19.06.2006 18:51
195.225.131.186
,
пустое
)
кто работал с изернет контроллерами отзовитесь !!!!
—
GAZE
(16.06.2006 13:15
82.198.189.226
, 206 байт)
Wiznet W3100 или по-новее
—
Victor®
(16.06.2006 17:55
195.46.37.133
,
пустое
)
asix, microchip, и контроллерщики совсем недавно много чего рекомендовали
—
zlyh
(16.06.2006 14:28
194.186.73.110
,
пустое
)
Конфой не ошибся?
—
andrew_b
(16.06.2006 13:20
210.94.41.89
,
пустое
)
Кто в VHDL силён? Компоненту устанавливаю. Не получается.
—
zlyh
(16.06.2006 13:01
194.186.73.110
, 1029 байт)
Шура, ну вы прям как первый год замужем :) (+)
—
andrew_b
(16.06.2006 13:18
210.94.41.89
, 109 байт)
"Да, ты знал!" :-)) (только шина здорова у меня). Пасиб.
—
zlyh
(16.06.2006 14:26
194.186.73.110
,
пустое
)
Выход из циклов while for repeat
—
MadMan
(15.06.2006 15:59
194.85.185.254
, 158 байт)
Правильно (+)
—
NiOS
(15.06.2006 16:41
212.113.117.246
, 1511 байт)
ой, спасибо, а что это за книжка такая хорошая? и есть ли она на русском?
—
MadMan
(15.06.2006 16:45
194.85.185.254
,
пустое
)
Verilog Digital Design Synthesis (Palmitkar) - Русского нет
—
NiOS
(22.06.2006 15:44
212.113.117.246
,
пустое
)
надо взять и сильно поделить... )))
—
vladx
(14.06.2006 15:49
83.237.220.97
, 211 байт)
Можно выход делителя дополнительно пропустить через триггер, тактируемый 50 мгц, и расположенный в IO-паде.
—
SM
(15.06.2006 14:08
213.141.159.26
,
пустое
)
делить с умом нужно, и все будует чисто. кстати с каких пор спартан3 стал без DCM?
—
des00
(14.06.2006 16:33
80.89.147.5
,
пустое
)
с DCM...
—
vladx
(14.06.2006 16:37
83.237.220.97
,
пустое
)
Ответ:
—
SAZH
(14.06.2006 16:18
212.113.112.201
, 15 байт)
.... и они будут очень чистые.
—
zlyh
(14.06.2006 16:23
194.186.73.110
,
пустое
)
ну так делю конечно на 25... но....
—
vladx
(14.06.2006 16:37
83.237.220.97
, 126 байт)
Ответ:
—
zlyh
(15.06.2006 09:34
194.186.73.110
, 631 байт)
сделать меандр и перетактировать на ВЧ клок, либо взять дцм и поделить
—
des00
(14.06.2006 16:47
80.89.147.5
,
пустое
)
народ! спасибо! немного DCM поделил ... немного сам... DLL - и все...
—
vladx
(14.06.2006 20:43
83.237.220.97
,
пустое
)
Ответ:
—
SAZH
(14.06.2006 21:32
217.15.19.243
, 239 байт)
у меня сигнал - 500 отсчетов... их надо вывести с периодом 500нс...
—
vladx
(14.06.2006 21:49
85.140.0.200
, 162 байт)
Ответ:
—
SAZH
(14.06.2006 22:05
217.15.19.136
, 399 байт)
дело в следующем...)))
—
vladx
(14.06.2006 22:17
85.140.0.200
, 131 байт)
Ответ:
—
SAZH
(14.06.2006 23:20
217.15.19.181
, 335 байт)
ситуевина такая...
—
vladx
(14.06.2006 23:41
85.140.0.200
, 426 байт)
Ответ:
—
SAZH
(15.06.2006 10:52
212.113.112.201
, 978 байт)
Ответ:
—
SAZH
(15.06.2006 10:56
212.113.112.201
, 625 байт)
хмм глупый вопрос, а зачем так сложно ? (+)
—
des00
(15.06.2006 11:29
80.89.147.5
, 255 байт)
Ответ:
—
SAZH
(15.06.2006 11:37
212.113.112.201
, 55 байт)
в верилоге не в зуб...
—
vladx
(15.06.2006 11:03
85.21.182.157
, 88 байт)
так... так...
—
vladx
(14.06.2006 16:57
83.237.220.97
, 115 байт)
Ответ:
—
SAZH
(14.06.2006 16:40
212.113.112.201
, 75 байт)
Ответ:
—
SAZH
(14.06.2006 16:30
212.113.112.201
, 27 байт)
вышлите пожалуйста кряк для active hdl 7.1 sp2
—
lotorev
(13.06.2006 13:32
82.179.191.127
, 32 байт)
Ответ: и мне, пожалуйста
—
pshev
(23.06.2006 21:01
206.233.212.6
, 60 байт)
Ответ: И мне, спасибо.
—
Andrey.Andreev
(19.06.2006 08:23
147.234.2.2
, 33 байт)
Нафига так шивровать мыло? Я заколебался редактировать.
—
druzhin
(13.06.2006 13:50
80.92.102.210
,
пустое
)
Ответ: спасибо, получил.
—
lotorev
(13.06.2006 13:58
82.179.191.127
,
пустое
)
И мне, пожалуйста
—
urri
(13.06.2006 13:38
195.128.67.199
,
пустое
)
ОШИБКА БЛИН
—
epte
(12.06.2006 20:30
85.249.76.9
, 891 байт)
Я знаю что это такое. Это он опознал System Verilog, но его поддержка не включена. Она включается каким-то ключём в строке запуска или где-то в свойствах проекта.
—
druzhin
(13.06.2006 13:47
80.92.102.210
,
пустое
)
-sv
—
Gate
(13.06.2006 15:34
88.201.128.67
,
пустое
)
Что-то меня сомневает, что в дистрибутиве моделсима есть директорий /examples/my. У меня в 6.1 нету.
—
Gate
(12.06.2006 22:17
88.201.128.67
, 107 байт)
Verilog
—
epte
(11.06.2006 00:14
85.249.76.9
, 88 байт)
в вашей фразе 3 несоответствия (+)
—
des00
(11.06.2006 09:44
80.89.147.5
, 482 байт)
Ответ: А вот у меня получилось! :)
—
Ruslan1
(12.06.2006 22:35
195.22.241.210
, 563 байт)
Чудная фраза в Вашем ответе: "Но у меня заточка на синтез, возможностями отладки верилога я пока не пользуюсь." Это сильно.
—
Gate
(13.06.2006 15:40
88.201.128.67
,
пустое
)
"а начать писать модули, которые нормально компилируются и ведут себя с точки зрения симулятора так, как мне хотелось" (+)
—
des00
(13.06.2006 07:24
80.89.147.5
, 106 байт)
Ответ: Ну вот видишь! Почему же тут говорят, что 10 дней- это нереально?
—
Ruslan1
(13.06.2006 08:29
195.22.241.210
,
пустое
)
У меня на прошлой работе один старпёр захотел выучить верилог, потребовал хорошие книжки. Потом он на меня наезжал: "Это плохие книги, я читаю и ничего не понимаю. Быстро дай мне хорошие книжки, чтобы я прочитал и всё понял". Этот старпёр искренне думал, что я скрываю хорошие волшебные книжки, чтобы монополизировать знание верилога.
—
druzhin
(13.06.2006 10:52
80.92.102.210
,
пустое
)
Я в таких случаях сразу даю стандарт языка - лучше и полнее описания нет :)
—
Gate
(13.06.2006 15:36
88.201.128.67
,
пустое
)
Так ведь все равно читать прийдется :)
—
Oldring
(13.06.2006 16:00
83.237.164.134
, 85 байт)
Ответ: Стандарт- это 860 страниц. Не каждый прочитает до конца, не забыв, что написано в начале. :)
—
Ruslan1
(13.06.2006 23:14
195.22.241.210
, 292 байт)
Плохая память у программиста означает профнепригодность.
—
Oldring
(14.06.2006 11:18
83.237.253.151
,
пустое
)
А мы уже в программисты перекочевали? Я пока себя схемотехником считаю, когда пишу на верилоге... Только и думаешь (+)
—
SM
(14.06.2006 11:26
213.141.159.26
, 147 байт)
При программировании на ассемблере тоже отдельные такты, байты и распространение флажков условий считаются. Все это программирование. (+)
—
Oldring
(14.06.2006 11:33
83.237.253.151
, 83 байт)
А вот есть еще один язык описания аппаратуры - SPICE. На нем тоже программируют? Или все же описывают аппаратуру?
—
SM
(14.06.2006 11:34
213.141.159.26
,
пустое
)
SPICE - это другое (+)
—
Oldring
(14.06.2006 11:51
83.237.253.151
, 520 байт)
Мне так не кажется.
—
SM
(14.06.2006 12:10
213.141.159.26
, 1295 байт)
Потому (+)
—
Oldring
(14.06.2006 12:34
83.237.253.151
, 990 байт)
Самое главное, кстати, из Вашего ответа, упущенное мной (+)
—
SM
(14.06.2006 13:23
213.141.159.26
, 686 байт)
И забыл написать, зачем (+)
—
Oldring
(14.06.2006 14:16
83.237.253.151
, 684 байт)
Не совсем (+)
—
Oldring
(14.06.2006 14:08
83.237.253.151
, 813 байт)
Ну вот, все свели к ПЛИСам (+)
—
SM
(14.06.2006 15:45
195.225.131.186
, 1063 байт)
Безусловно, должен. Как и любой программист встроенных систем, плотно работающий с электроникой :) (+)
—
Oldring
(14.06.2006 16:01
83.237.253.136
, 341 байт)
а в электронном ввиде у вас ее нет
—
des00
(14.06.2006 16:34
80.89.147.5
,
пустое
)
Sorry, нет. И сканером я не обзавелся.
—
Oldring
(14.06.2006 16:47
83.237.253.136
,
пустое
)
жаль :(
—
des00
(14.06.2006 16:48
80.89.147.5
,
пустое
)
Ответ: (+)
—
SM
(14.06.2006 13:00
213.141.159.26
, 1719 байт)
Безусловно, с A уже не только программирование (+)
—
Oldring
(14.06.2006 13:56
83.237.253.151
, 1505 байт)
С точки зрения теорий Вы правы. Но вот только (+)
—
SM
(14.06.2006 15:36
195.225.131.186
, 597 байт)
Ну а кому нужен (+)
—
Oldring
(14.06.2006 15:53
83.237.253.136
, 1057 байт)
Ну если так рассуждать, то (+)
—
SM
(14.06.2006 16:30
195.225.131.186
, 281 байт)
Для цифровой схемы - именно так, хоть и непривычно (+)
—
Oldring
(14.06.2006 16:54
83.237.253.136
, 258 байт)
В общем я с этим все равно не согласен. Не убедили. Так как я отталкиваюсь (+)
—
SM
(14.06.2006 18:01
195.225.131.186
, 653 байт)
Ну хорошо (+)
—
Oldring
(14.06.2006 18:38
83.237.253.136
, 1363 байт)
Ответ: (+)
—
SM
(14.06.2006 19:23
195.225.131.186
, 543 байт)
Да нет же (+)
—
Oldring
(14.06.2006 20:14
83.237.253.136
, 601 байт)
Если я (+)
—
SM
(14.06.2006 20:40
195.225.131.186
, 245 байт)
В составе устройства программы уже не будет (+)
—
Oldring
(15.06.2006 00:22
83.237.253.136
, 870 байт,
ссылка
)
Нет, и еще раз нет (+)
—
SM
(15.06.2006 00:32
213.141.159.26
, 545 байт)
Так Вы изменили свое мнение (+)
—
Oldring
(15.06.2006 08:37
83.237.253.244
, 1510 байт)
Я свое мнение не изменял (+)
—
SM
(15.06.2006 12:46
213.141.159.26
, 874 байт)
Что Вы называете Программой? (+)
—
Oldring
(15.06.2006 13:09
83.237.253.244
, 358 байт)
Программа это последовательность инструкций из какого-то конечного множества, исполняемая каким либо исполнительным устройством. Симулятор (+)
—
SM
(15.06.2006 13:18
213.141.159.26
, 199 байт)
То есть, (+)
—
Oldring
(15.06.2006 14:30
83.237.253.244
, 629 байт,
ссылка
)
Нет, не так (+)
—
SM
(15.06.2006 14:36
213.141.159.26
, 879 байт)
Не так (+)
—
Oldring
(15.06.2006 14:46
83.237.253.244
, 318 байт)
Извините, но при разработке мы всегда идем наоборот (+)
—
SM
(15.06.2006 14:55
213.141.159.26
, 524 байт)
Вы чего, офигели оба совсем??!! Триггеры-защёлки отдыхают.
—
druzhin
(14.06.2006 21:07
80.92.102.210
,
пустое
)
Ответ:
—
SAZH
(14.06.2006 21:38
217.15.19.243
, 309 байт)
(+)
—
Oldring
(15.06.2006 08:53
83.237.253.244
, 1003 байт)
Вы же сами там написали - a<<b. Это синтезируемо у нас на верилоге.
—
SM
(15.06.2006 00:01
213.141.159.26
,
пустое
)
Оно-то так. Но ваша FPGA живет не в вакууме. И сразу же напомнит вам о своей аналоговой сущности. И PLL всякие в FPGA есть. И метастабильность невозможна с точки зрения чистого программинга.
—
Gorby
(14.06.2006 14:34
83.85.19.146
,
пустое
)
Во многих однокристалках есть АЦП.(+)
—
Oldring
(14.06.2006 14:42
83.237.253.151
, 294 байт)
читать такие книги нужно уже зная ХДЛ, а учить ХДЛ ИМХО лучше всего в альдеке не примерах, смотря другим глазом именно стандарт. (+)
—
des00
(14.06.2006 08:15
80.89.147.5
, 32 байт)
Есть чудная дока от синопсиса, где коротко, ясно и с картинками описано, как описать какой элемент (триггеры разных типов, мультиплексоры, и т.п.) IMHO для старта больше ничего не надо.
—
SM
(13.06.2006 15:48
213.141.159.26
,
пустое
)
ModelSim SE/PE/LE 5.8c
—
евгений
(09.06.2006 22:01
85.249.76.9
, 79 байт)
Новое сообщение
|||
Телеконференции
|||
Главная страница