[an error occurred while processing this directive]
«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Страницы:
Текущая
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
Новое сообщение
Регистрация
Телеконференции
——> Выберите конференцию
Микроконтроллеры <03.01.2024 22:59>
Программируемые логические схемы <03.01.2017 20:54>
Языки описания аппаратуры (VHDL и др.) <23.12.2018 20:16>
Цифровые сигнальные процессоры (DSP) <31.08.2023 09:00>
Аналоговая схемотехника <16.06.2022 18:58>
Голосования <08.12.2022 22:35>
Подскажите как можно перевести с VHDL на Verilog и как в ISE создать модель из программы на VHDL и встроить ее в Verilog?
—
axalay
(30.03.2004 11:09,
пустое
)
Есть ли че подешевле (например однократно программируемое) в замен AT17LV010A (DIP-8)
—
axalay
(03.03.2004 11:40,
пустое
)
Gospoda! Pomogite, pojalusta, s lekarstvom k Synplify i Synplify Pro v.7.5
—
Vitaly
(29.02.2004 15:51, 74 байт)
XST Verilog (ISE6.1) поддерживает signed-unsigned!
—
druzhin
(27.02.2004 09:39,
пустое
)
помогите пожалуйста решить проблему с использованием компонента freqdiv библиотеки maxplus2 от Аltera
—
mishal
(26.02.2004 16:06, 820 байт)
Народ, что лучше Verilog или VHDL? Давайте рассмотрим данный вопрос, ибо в споре рождается истинна.
—
раздумывающий
(25.02.2004 08:48,
пустое
)
Лучше всего хорошая баня! (с) Стругацкие
—
Gate
(27.02.2004 16:30,
пустое
)
Verilog vs VHDL like C vs Pascal(+)
—
AlexP
(27.02.2004 08:33, 209 байт)
Ну и что?
—
andrew_b
(27.02.2004 09:16,
пустое
)
Да то, что (+)
—
SМ
(27.02.2004 09:27, 198 байт)
Ну хорошо, (+)
—
andrew_b
(27.02.2004 10:47, 247 байт)
Мне требуется (+)
—
SМ
(27.02.2004 11:03, 326 байт)
Вопрос то не в этом.
—
V61
(27.02.2004 12:04, 1675 байт)
Ответ: (+)
—
SМ
(27.02.2004 12:29, 424 байт)
А если не под Altera?
—
V61
(27.02.2004 13:01, 263 байт)
Ответ: (+)
—
SМ
(27.02.2004 14:16, 582 байт)
Спасибо,
—
V61
(27.02.2004 14:30, 64 байт)
Электромонтажные работы
—
strpls
(25.02.2006 16:42
81.89.70.156
, 128 байт,
ссылка
)
Ответ:
—
dsmv
(27.02.2004 12:38, 155 байт)
Именно так. Как дельфисты с Сшниками.
—
SМ
(27.02.2004 14:18,
пустое
)
Ребят, ну кому что нравиться... Чего обсуждать, это и так уже обсуждалось неоднократно... Всё равно каждый при своём останется... По какому есть документация, тот и используй или изучай (я уж не знаю)...
—
Славик
(26.02.2004 09:58,
пустое
)
давайте обсудим разницу русского и английского. VHDL создали луди близкие к железу Verilog близкие к программированию
—
KA
(25.02.2004 22:39,
пустое
)
Хе. Я бы сказал, что близкие к железу создали AHDL. А VHDL/Verilog примерно как Pascal vs C.
—
SМ
(26.02.2004 00:08,
пустое
)
Да потому, что прототипом VHDL был Pascal, а прототипом Verilog - C (+)
—
AlexP
(26.02.2004 07:26, 318 байт)
Ну-ну. Только весь мир, почему-то, решил для коллективного креатива использовать языки с синтаксисом близким к C, а вот холерики до сих пор используют Pascal'е (и АДА) образные языки. Это касается не только программированрия и hardware-дизайна. Почему-то никому в голову не пришло придумавать SystemPASCAL :)
—
Holy-Glory
(26.02.2004 11:04,
пустое
)
Ответ: В SystemPascal нет надобности, с того момента, как Borland включил в него встроенный Assembler!
—
Vjacheslav
(27.02.2004 15:04, 1438 байт)
Ответ: Не хочется в очередной раз разовдить очередную гнилую тягомотину на тему "что лучше". Полностью согласен с тем, что необходимо знать все, но совершенно не согласен с тем, что "подавляющее большинство ПО создается на Delpi (Pascal),". Попытайтесь назвать хотябы несколько общеизвестных коммерческих проекта , разраб. на Delphi. А вот на VC/VC.NET - сколько угодно. Хотя, на самом деле, на мой взгляд, в любом проеткте всегда есть вещи, которые удобней писать на delphi (например, интерфейс), а есть вещи, где без C не обойтись (компиляторы, движки и т.п.).
—
Holy-Glory
(27.02.2004 15:17,
пустое
)
Ответ: Так вот:
—
Vjacheslav
(27.02.2004 16:01, 407 байт)
Неправда ваша. VHDL вышел из Ады, которая является языком параллельного программирования.
—
andrew_b
(26.02.2004 08:38,
пустое
)
Ответ: Хоть и не люблю такие споры: ни о чем, но
—
Vjacheslav
(27.02.2004 14:37, 128 байт)
Мда.... Язык из Ада... Точно.
—
SМ
(26.02.2004 09:24,
пустое
)
Даже настолько похоже (+)
—
SМ
(26.02.2004 00:13, 194 байт)
Ага, тот беспредел, который творится в Це с типами... Строгая типизация еще ни к чему плохому не приводила. Пусть лучше ошибки отлавливает компилятор.
—
andrew_b
(26.02.2004 08:40,
пустое
)
Приводила. К нервным срывам :) из-за лишней писанины, не влияющей на функциональность. А ошибки я и сам отловлю.
—
SМ
(26.02.2004 09:23,
пустое
)
По поводу типов:
—
DmitriP
(26.02.2004 12:04, 277 байт)
Любые может принимать от (+)
—
SM
(26.02.2004 12:27, 134 байт)
Как будет интерпретироваться следующая конструкция:
—
DmitriP
(26.02.2004 15:15, 422 байт)
Вы не ответили на основной вопрос (+)
—
SM
(26.02.2004 15:17, 217 байт)
что-то я не совсем понял вопрос(+)
—
DmitriP
(26.02.2004 16:14, 440 байт)
Вопрос про (+)
—
SM
(26.02.2004 16:36, 320 байт)
тогда это то же самое что и SIGNED/UNSIGNED в VHDL.(+)
—
DmitriP
(26.02.2004 16:45, 369 байт)
Верилог корректно (+)
—
SM
(26.02.2004 16:49, 205 байт)
Чегой-то он выругается? Все функции в библиотеках VHDL unconstrained, так что ради бога сравнивайте числа с разной разрядностью.
—
andrew_b
(26.02.2004 17:05,
пустое
)
И знаковые с беззнаковыми тоже напрямую?
—
SM
(26.02.2004 17:17,
пустое
)
Да, с помощью std_logic_arith.
—
andrew_b
(26.02.2004 17:24,
пустое
)
Ну тогда разницы тут нет никакой.
—
SM
(26.02.2004 17:28,
пустое
)
Встречный вопрос Вам:
—
SM
(26.02.2004 12:59, 121 байт)
В дополнительном. Это не меняется.
—
DmitriP
(26.02.2004 15:24,
пустое
)
Стандартная библиотека работает только с двоично-дополнительным кодом. Но ведь для другого кода можно написать свою. Или поискать, может уже написана.
—
andrew_b
(26.02.2004 15:35,
пустое
)
В этом сила VHDL(по сравнению с Verilog-ом): можно создать свой тип данных и определить операции работы с этим типом.
—
DmitriP
(26.02.2004 16:24,
пустое
)
И куда это вы собрались лепить счетчик с коэфф. -8, а? Железячная подоснова какая?
—
Fnutik
(26.02.2004 12:17,
пустое
)
Читаемость(+)
—
AlexP
(25.02.2004 19:19, 342 байт)
продвинутые девелоперы изучают SystemC ну или Hendel
—
yes
(25.02.2004 11:47,
пустое
)
Тсссс... тише.... А то ещё и это на нескольких страницах начнут сравнивать
—
zlyh
(25.02.2004 15:41,
пустое
)
Да здесь и сравнивать пока нечего.
—
V61
(25.02.2004 16:03,
пустое
)
Ответ: Мне в VHDL-е не нравится уже то, что библиотеки нада описывать. Да и любая вещь на VerilogHDL-е раза в плтора короче. итд и тп.
—
axalay
(25.02.2004 10:57,
пустое
)
Ага. У меня критерии те-же. Лучший язык тот, используя который меньше надо писать.
—
SM
(25.02.2004 21:49,
пустое
)
А вот для ручной оптимизации с использованием железячных элементов оба не удобны.
—
SM
(25.02.2004 21:52,
пустое
)
А вот зачем, интересно, в Verilog'е, две сущности: wire и reg. Смысл в этом разделении какой? Signal он сигнал и есть, кака яразница --- выход это триггера или нет?
—
andrew_b
(26.02.2004 12:33,
пустое
)
Wire, reg, integer.
—
Victor Yurchenko
(28.02.2004 19:40,
пустое
)
Вот такое объяснение (Sorry что на английском). Имеется цельный талмут по этому поводу.
—
Fnutik
(26.02.2004 14:28, 308 байт)
А вот по поводу reg(+)
—
Fnutik
(26.02.2004 14:50, 553 байт)
Это все из оперы "Что это такое?" А вот на "Действительно ли это нужно?" я убедительного ответа так и не получил. Прав был Оккам...
—
andrew_b
(26.02.2004 15:06,
пустое
)
Ответ (+)
—
SM
(26.02.2004 13:07, 685 байт)
"Чукча не читатель, чукча писатель". Архивы читай, да? Уж стока раз обсуждалось.
—
andrew_b
(25.02.2004 09:08,
пустое
)
В архивах особо не рассматривают сравнение Verilog vs VHDL. В основном все поливают AHDL. Хотелось бы услышать мнение людей имеющих опыт программирования на двух языках.
—
раздумывающий
(25.02.2004 09:14,
пустое
)
А что его поливать-то? Это язык созданный СПЕЦИАЛЬНО для синтеза ( в отличии от VHDL и Verilog, которые под моделирование). А т.н. архитектуро-независимость VHDL и Verilog - фикция.
—
Victor®
(25.02.2004 13:10,
пустое
)
Каждый кулик будет хвалить свое болото. Мне, например, код на Верилоге не нравится чисто эстетически.
—
andrew_b
(25.02.2004 09:33,
пустое
)
А вот пример (+)
—
раздумывающий
(25.02.2004 09:49, 929 байт)
Ответ: Лажа или черезжопный синтезатор.
—
Holy-Glory
(25.02.2004 18:22, 545 байт)
Ответ: В Quartus'e v3.0 SP2 синтез дает одинаковые pof'ы для Вашего tdf'a и этого VHDL'a:
—
Dimitri
(25.02.2004 13:40, 482 байт)
По крайней мере два объяснения :
—
Stewart Little
(25.02.2004 10:37, 339 байт)
Объяснять нечего - счетчик на MAX7000 на частоте 303 МГц работать не будет!
—
miki
(25.02.2004 10:19,
пустое
)
Дописочка: MAX7000B, но я не об этом, а о том, что на VHDL токого не достигнешь!!!
—
раздумывающий
(25.02.2004 10:21,
пустое
)
Язык здесь ни при чем.
—
V61
(25.02.2004 10:56, 244 байт)
Ответ: Попркавка... а если руки правильно растут - Verilog
—
Holy-Glory
(25.02.2004 18:43,
пустое
)
А если посмотреть с другой стороны. Почему собственно говоря возник Verilog HDL? Разве VHDL не хватало? Он (VHDL) возник гораздо раньше, да и стандарт появился аж в 1983, а на Verilog в 2001. Значит существовали какие то причины?
—
раздумывающий
(25.02.2004 10:53,
пустое
)
Ответ: Причина широкого распространения VHDL в том, что литература на русском по нему была давно. Я сейчас знаю многих, кто перешел на верилог. (много институтов и разработчиков на оборонку)
—
axalay
(25.02.2004 11:00,
пустое
)
Я собственно почему поднял эту тему. На данном этапе примерно одинаковый уровень знания языков. И необходимо перейти к более сложным схемам (FFT, КИХ-, БИХ- фильтрация и т.д.). И есстественно неободимо более углубленное изучение, а "стрелять" вхолостую вроде не хочется (ошибиться с выбором языка). Поэтому и хотел услышать мнение людей, которые уже далеко продвинулись в этом направлении.
—
раздумывающий
(25.02.2004 11:19,
пустое
)
Я собственно почему поднял эту тему. На данном этапе примерно одинаковый уровень знания языков. И созрела идея перейти к более сложным схемам (FFT, Ки
—
раздумывающий
(25.02.2004 11:12,
пустое
)
Последние исследования Synopsys.
—
V61
(25.02.2004 11:27, 208 байт)
Ответ: Verilog forever!!! А что означает в вашем понимании качественнее? Мне например понятно "быстрее", а как понять "качественнее" - это ведь не от языка зависит, а от инженера
—
axalay
(25.02.2004 11:56,
пустое
)
Конечно от инженера.
—
V61
(25.02.2004 12:46, 146 байт)
Ответ: Ни VHDL ни Verilog не настолько абстрактны, чтобы нельзя было представить во что выльется схема на железе. Все зависит от skill'a инженера и качества синтезатора.
—
Holy-Glory
(25.02.2004 18:48, 147 байт)
IMHO, часто и этого не нужно. Поставил к себе чужой кусок кода, протестировал по всем критериям, по полной - и ладушки.
—
Po Hab Nik
(27.02.2004 18:11,
пустое
)
А последнее предложение - это на основе вашего собственного опыта?
—
раздумывающий
(25.02.2004 11:34,
пустое
)
В основном да.
—
V61
(25.02.2004 12:13, 746 байт)
Ответ: Не согласен
—
Holy-Glory
(25.02.2004 18:53, 146 байт)
как избавиться от warning'ов при создании регистров-защелок (latch) в Xilinx ISE
—
kas
(25.02.2004 06:41,
пустое
)
Sorry. Уже засыпал, когда задавал вопрос.
—
kas
(26.02.2004 09:48, 520 байт)
Все телепаты на заслуженном отдыхе. Срочно сходить по ссылке.
—
andrew_b
(25.02.2004 08:40,
пустое
,
ссылка
)
Kracki na programi.
—
Vitaly
(24.02.2004 16:56, 213 байт)
Ответ: DVDFab
—
DVDFab
(29.09.2005 01:21
81.210.14.49
,
пустое
)
Ответ: Nero?
—
Miro Wawa
(24.07.2004 21:39, 17 байт)
Поделитесь "рыбой" для МАС на VHDL (накапливающий сумматор произведений)
—
Rodionov Sergey
(24.02.2004 13:41, 154 байт)
Подскажите плиз как можно задать, чтобы внешним сигналом все триггеры сбрасывались (только не дедовский метод). и есть ли для этого назначенный вывод?
—
axalay
(24.02.2004 10:35,
пустое
)
Ответ: используйте процесс
—
Александр В. Немченко
(10.03.2004 12:05, 263 байт)
Ответ: В хилинхе есть блок такой Startup называется
—
Vitus_strom
(24.02.2004 11:22,
пустое
)
ty chto v ICQ ne byvaesh'?
—
KA
(24.02.2004 13:29,
пустое
)
Ответ: Это нашему администратору не спиться, заблокировал, козел
—
Vitus_strom
(27.02.2004 11:39,
пустое
)
Ответ: Спасибо, посмотрю, но мне пока в альтере срочно нада это сделать
—
axalay
(24.02.2004 13:01,
пустое
)
Помогите кто разбирается в Верилоге (глюки с assign)
—
Serega
(23.02.2004 15:09, 315 байт)
assign - много(двух)смысловый оператор, такое использование assign - вроде несинтезируемо
—
yes
(24.02.2004 09:48, 121 байт)
Ответ: "case" находится внутри "always" , поэтому "data" должна быть типа "reg"
—
Vova75
(24.02.2004 05:31,
пустое
)
Ответ: Ответ: "case" находится внутри "always" , поэтому "data" должна быть типа "reg".
—
Vova75
(24.02.2004 05:33,
пустое
)
Ответ:
—
Vova75
(24.02.2004 05:33,
пустое
)
Народ, не поможете ли с лекарством для "GNU Tools & Excalibur Component Software v.3.0" а также "ModelSim v.5.7c" от Mento Graphics?
—
Fnutik
(22.02.2004 15:55,
пустое
)
Продолжение темы
—
GVS
(22.02.2004 06:39, 2445 байт)
Ответ: Ответ самому свебе.
—
GVS
(24.02.2004 18:02, 574 байт)
Ответ: При программировании на С об этом тоже надо думать.
—
dxp
(25.02.2004 07:34,
пустое
)
Есть стнадарт IEEE Std 1076.6 ...for VHDL RTL Synthesis.
—
zlyh
(24.02.2004 15:46, 898 байт)
Извиняюсь. В процессе "T1<=T;" будет прямое соединение.
—
zlyh
(24.02.2004 16:27,
пустое
)
Ответ: А причем тогда список процессов? В классике T сановится равным T1 только после прихода какогото фронта clock!!!
—
GVS
(24.02.2004 17:42,
пустое
)
Ответ:
—
zlyh
(24.02.2004 18:43, 901 байт)
Ответ: Я нападю на VHDL. Мне этот язык тоже нравится. Но меня в нем убивает неоднозначность трактования одних и тех же процессов.В любом, знакомом мне языке A равно B если мы присваеваем одно значение другому. Почему в VHDL мы должны еще думать о том моделируем мы процесс или симулируем. Почему нет однозначности.А вообще я пришел к мнению, что надо бросить задавать ненужные вопросы, я начать изучать, как говорят в арми, материальную часть.
—
GVS
(24.02.2004 19:31,
пустое
)
:-)) Yes! Нашего полку прибыло!
—
zlyh
(24.02.2004 19:43,
пустое
)
типа образный пример -
—
yes
(24.02.2004 10:05, 644 байт)
Ответ:
—
GVS
(24.02.2004 18:54, 345 байт)
я хотел сказать, что Вы пользуетесь методами, запрещенными ТУ - поэтому и получается удивительный результат, а 155 серию привел в качестве илюстрации
—
yes
(25.02.2004 11:46,
пустое
)
А вы не путаете functional simulation и post-simulation? И еще, D flip-flop таким процессом не описывается, очень даже не корректно. Вообще есть такое понятие - синтезируемый код, т.е. нужно представлять, какая VHDL конструкция соответствует определенной логике в железе, и тогда все встанет на место. IMHO
—
AlexP
(22.02.2004 08:03,
пустое
)
Ответ: Ответ
—
GVS
(23.02.2004 05:22, 431 байт)
Ответ (+)
—
AlexP
(23.02.2004 08:43, 797 байт)
Ответ:
—
SAZH
(22.02.2004 12:57, 349 байт)
(IMHO) В наши дни только с VHDL и начинать, если не с HandelC/SystemC. В этом форуме был товарищ, (+)
—
Po Hab Nik
(22.02.2004 14:43, 416 байт)
И начнется не понимание, например, той же метастабильности, а колдовство. Потому что так сказали предки... Икары, блин.
—
svf
(22.02.2004 18:42,
пустое
)
ПОНИМАНИЕ очень сильно облегчает ЗАУЧИВАНИЕ - т.е. все от учителей зависит, будет новичок понимать или талдычить "бо предки сказали - ТАБУ" (+)
—
Po Hab Nik
(23.02.2004 18:42, 341 байт)
Так лучше сначала объяснить, что такое синтезируемый код и рассказать о вентилях и триггерах, благо это много времени не займет, (+)
—
svf
(24.02.2004 11:22, 1341 байт)
Так во всех институтах/универах, вроде, не то, что про вентиль - про транзистор и дырочную проводимость (+)
—
Po Hab Nik
(24.02.2004 17:44, 1308 байт)
С образованием у нас неплохо, только(+)
—
svf
(24.02.2004 18:49, 656 байт)
Студентов на работу надо на 3-м курсе брать - тех, кто помнит школьную программу (+)
—
Po Hab Nik
(25.02.2004 13:05, 1719 байт)
Мне тоже легче конвейеризацию вручную прописать, только зачем Вы тогда предлагаете с HandelC начинать?
—
svf
(25.02.2004 21:00, 323 байт)
Всегда предлагаю новичкам начинать с самого переднего края - (+),
—
Po Hab Nik
(26.02.2004 08:41, 474 байт)
Вы правы, но... Если при поступлении на работу С-программистом Вас спросят, знаете ли Вы ассемблер х86, а Вы гордо ответите: "А это мне и не нужно, я С знаю, а ассемблеры пусть доисторический дедушка знает!" - догадайтесь, возьмут Вас?
—
Gate
(27.02.2004 16:41,
пустое
)
Может, это и будет минусом - небольшим! Но зато на Западе - а значит, скоро и у нас - если при поступлении на работу С-ПРОГРАММИСТОМ (+)
—
Po Hab Nik
(27.02.2004 18:06, 732 байт)
Ответ:
—
SAZH
(22.02.2004 17:16, 490 байт)
Так никто совсем от лопат и не отказывается. "Продвижение вперед" - согласен,
—
Po Hab Nik
(23.02.2004 18:44, 115 байт)
error process
—
alex_fpga
(20.02.2004 10:14, 610 байт)
Да... ну и лажа. А что ты этим описать хотел?
—
Holy-Glory
(26.02.2004 11:11,
пустое
)
Интересно, кто сумеет на дискретной логике состряпать такое? А вы думаете синтезатор умнее? Совет простой, проверяйте подобные исхищрения в синтезируемой схеме, увидете свои ошибки.
—
AlexP
(22.02.2004 08:17,
пустое
)
Ответ: (+)
—
Fnutik
(20.02.2004 10:47, 90 байт)
Ответ: (+)
—
Fnutik
(20.02.2004 10:51, 229 байт)
Ответ: (+)
—
Fnutik
(20.02.2004 10:35, 122 байт)
Ответ:
—
alex_fpga
(20.02.2004 11:42, 546 байт)
И как это должно работать?
—
Po Hab Nik
(20.02.2004 18:07, 52 байт)
Заполнить форму для отправки сообщения
|||
Телеконференции
|||
Главная страница
|||
Конференция без кадра
|||
Архив без кадра