«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.)»

[an error occurred while processing this directive] «Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.)»

Страницы: Текущая 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

А кто-нибуть делал или знает как сделать умножитель частоты ??? — Amid (19.02.2004 16:10, 69 байт)
- Ответ: ICS512 — maegg (20.02.2004 16:19, пустое)
- Ответ: PLL — Dm (19.02.2004 18:39, 154 байт)
  - А на логике реализовать можно? .... — Amid (19.02.2004 19:19, 167 байт)
    - Достали уже с умножением частоты. Можно хоть в миллион раз на задержках умножить (+), — Po Hab Nik (20.02.2004 18:22, 351 байт)
работа (+) — spin-mt (19.02.2004 14:09, 372 байт)
есть ли crack для Quartus v.2.1? — Fnutik (19.02.2004 12:36, пустое)
существует ли синтезатор для AHDL более продвинутый, чем встроенный в Quartus и можно ли его подключить к Quartus'у? — Fnutik (19.02.2004 12:20, пустое)
- Бросайте вы это дело. Переходите на VHDL. — VHDL'щик (19.02.2004 12:38, пустое)
  - Verilog намного лучше!!! — druzhin (22.02.2004 13:54, пустое)
  - пишу на двух языках, в зависимости от задачи; в данном случае лучше на AHDL. Но вопрос еще актуален. — Fnutik (19.02.2004 13:35, пустое)
    - Интересно, какие же это бывают задачи, что требуют каждая своего языка !? А поповоду AHDL - родной язык альтеры, кроме них в нем больше никто не заинтересован, так что, и сторонних тулов не будет. — Славик (20.02.2004 10:32, пустое)
можно ли на AHDL сделать более менее не тривиальный проект? — Интересующийся (18.02.2004 19:47, пустое)
- Можно. А еще можно в схематике, или прямо в EDIF :-) — Valeri (19.02.2004 07:21, пустое)
  - я спросил к тому, стоит ли начинать с AHDL или сразу с VHDL начать...времени на изучения особо нет — Интересующийся (19.02.2004 12:38, пустое)
    - VHDL безусловно. Стандарт как-никак... — VHDL'щик (19.02.2004 12:43, пустое)
      - благодарю! — Интересующийся (19.02.2004 12:48, пустое)
Вопрос по ASIC-ам (снова) (+). — Авсётаки (18.02.2004 16:26, 301 байт)
- Если для примерной оценки (+) — AlexP (18.02.2004 18:54, 312 байт)
  - имхо, system gates сильно завышено — yes (19.02.2004 09:03, пустое)
- есть библиотеки с площадью компонентов и можно оценить площадь, но — yes (18.02.2004 17:31, 288 байт)
- Вообще-то есть "таблицы", где указана площадь базового библиотечного элемента, под конкретную технологию — miki (18.02.2004 17:07, пустое)
Тест. (что-то страница не обновляется) — Stewart Little (18.02.2004 14:55, пустое)
- Ответ: Нажимай F5 — axalay (19.02.2004 10:11, пустое)
ModelSim PE 5.7f у кого-нить имеется взломщик? — alm197979 (17.02.2004 16:07, пустое)
- Ответ: Есть . Email — Vlad23 (18.02.2004 07:07, пустое)
  - Ответ: Не трудно будет выслать на e-mail или дать ссылку где можно скачать? Заранее спасибо — alm197979 (18.02.2004 14:15, пустое)
    - Ответ: мыло alm@cos.ru — alm197979 (18.02.2004 14:19, пустое)
Такая проблема (+) — vladx (17.02.2004 12:58, 234 байт)
- Ответ: В какой среде компилируете? — ОС (17.02.2004 15:32, 4 байт)
  - Active-HDL 6.2 — vladx (17.02.2004 16:01, пустое)
    - Ответ: — ОС (17.02.2004 16:33, 129 байт)
- Телепаты все в отпуске. Какие именно ошибки выдаются при компиляции XilinxCoreLib? И вообще, сходите по ссылке. — andrew_b (17.02.2004 14:14, пустое, ссылка)
  - Например (+) — vladx (17.02.2004 14:23, 221 байт)
    - Как вы пытаетесь скомпилировать XilinxCoreLib? (+) — andrew_b (17.02.2004 15:01, 312 байт)
      - Все правильно, дело было в порядке компиляции ... Спасибо ! — vladx (17.02.2004 16:54, пустое)
- вверху исходника library unisim; use unisim.all; добавили? — UR (17.02.2004 13:19, пустое)
  - да ща добавил и в свой исходник (core gen'овский) и в XilinxCoreLib'овские исходники - результат тот же ... — vladx (17.02.2004 13:51, пустое)
    - Еще ... Надо use UNISIM.VComponents.all; +правильно описать в проекте коргеновский модуль — UR (17.02.2004 14:21, пустое)
      - Пример использования... — UR (17.02.2004 14:37, 1959 байт)
        
        В проекте у меня так все и описано, но (+) — vladx (17.02.2004 14:53, 219 байт)
Как сделать деление частоты на нечетное число (например, при периоде основного тактового сигнала 20ns получить 50ns)? — paha (17.02.2004 12:54, пустое)
- Прошу прощения, точнее не на нечетное, а например на 2.5... — paha (17.02.2004 13:37, пустое)
  - *2 /5 — Victor® (17.02.2004 16:01, пустое)
    - Ответ: точнее — Dm (18.02.2004 18:16, 560 байт)
Подскажите, как вычислить значение K Gates для производства ASIC, — Авсётаки (16.02.2004 13:28, 251 байт)
- Это может сказать синтезатор под ASIC.Правда, он не учтёт место, которое займёт память. — Mad Makc (16.02.2004 22:06, пустое)
  - Гдеж такой раздобыть? Synplify ASIC не доступно даже демо, и на осле-муле ничего :( — Авсётаки (17.02.2004 10:09, пустое)
    - Надыбыть его можно у тех, кто занимается ASIC-ками :-) — Mad Makc (17.02.2004 10:26, пустое)
Если кто знает, дайте пожалуста ссылку на какую-нибудь ( желательно последнюю) версию Leonardo . Будет хорошо, если и лекарством поможете. — matel (13.02.2004 23:54, пустое)
Мужики, подскажите у кого есть VHDL библиотека с компонентами iff и off. Скорее всего это запчасти от Xilinx-a. Заранее благодарен. — toki (13.02.2004 15:38, пустое)
- Скорее всего это какието другие запчасти. Где это Вы их раскопали? — miki (13.02.2004 16:09, пустое)
  - naverno input FF i output FF — KA (13.02.2004 18:24, пустое)
Для тех, кто программирует на Verilog HDL (может вам удасться достать) (+) — Fnutik (13.02.2004 13:43, 74 байт)
- Оно у меня есть в pdf. 11,7 мегабайт. — Stewart Little (13.02.2004 14:56, 69 байт)
  - Ответ: А можно ли где скачать? — dxp (17.02.2004 10:17, пустое)
    - Могу выложить на ftp. — Stewart Little (17.02.2004 10:40, пустое)
      - Ответ: Выложте, пожалуйста. — dxp (19.02.2004 13:31, пустое)
  - Да, это конечно много для инета. А книга стоящая? — Fnutik (13.02.2004 15:34, пустое)
    - А ХЗ, я ее только по диагонали. VHDL пользую ... — Stewart Little (13.02.2004 17:15, пустое)
Установка начальных значений сигналов в FPGA. — paha (13.02.2004 10:58, 142 байт)
- Используй ROC-специальный компонент lib Xilinx, для этого и предназначенный и не лепи всякие одновибраторы — ROC (13.02.2004 13:00, пустое)
  - Ответ: Уважаемый ROC внимательно читайте мат. часть - этот компонент применяется ТОЛЬКО для симуляции,причем на VHDL. Чтобы не быть голословным см. ссылку.А "лепить" что-то прийдется. — OC (13.02.2004 16:27, пустое, ссылка)
    - Уважаемый ОС, матчасть я давно уже изучил, чего и Вам желаю. А вот понять суть явления Вам следовало бы - все триггера проекта, устанавливаются в predefined состояние по окончанию конфигурации ПЛИС в процессе процедуры StartUp, а вот эмулировать эту ситуацию как раз ROC для моделирования и позволяет, чего ещё нужно-то? — ROC (16.02.2004 10:59, пустое)
      - Ответ: Долго читал документацию- вы правы. Спасибо,за информацию. — ОС (16.02.2004 13:02, пустое)
    - Читаем, что этот сигнал ROC "подражает" функции внутреннего сигнала сброса во время конфигурации кристалла. У меня всегда и все триггера устанавливаются в то состояние которое задаю сбросом от ROCa, можно проверить в FPGA-editor начальное состояние любого триггера схемы, но... — Slavko (13.02.2004 20:25, 252 байт)
  - Ответ: А что за "ROC-специальный компонент lib Xilinx". Имеешь ввиду компонент Startup? — paha (13.02.2004 15:35, пустое)
    - Ответ: Нет. Это другое. См. ссылку. — ОС (13.02.2004 16:40, пустое, ссылка)
- Ответ: Элементарно. По сбросу. Какие тут могут быть проблемы? — ОС (13.02.2004 11:15, пустое)
  - Ответ: Насколько я понял, вы имеете ввиду сигнал GSR? А как его описать? Нужно ли для этого вводить описание соответствующего компонента в VHDL-коде? — paha (13.02.2004 11:29, пустое)
    - Сигнал GSR происходит вне зависимости от вашего желания и переводит все триггеры в FPGA в определенное состояние. Этот сигнал непосредственно не описывается в VHDL коде, но можно использовать специальные атрибуты для упраления установкой триггеров. — miki (13.02.2004 13:36, пустое)
      - Ответ: Вообще можно начальные значения задавать и через Constraint файл/редактор. Вплоть до отдельных тригеров. — ОС (13.02.2004 16:42, пустое)
    - Ответ: Нет, не GSR. Xilinx не рекомендует использовать в проекте этот сигнал.Я обычно при отсутствие внешнего сигнала сброса делаю одновибратор,который формирует локальный сигнал сброса. — OS (13.02.2004 12:15, пустое)
      - Ответ: А можно примерчик? — paha   (13.02.2004 16:22, пустое)
        
        Ответ: См. почту — ОС   (13.02.2004 16:37, пустое)
        
        Ответ: (+) — paha   (13.02.2004 17:06, 1407 байт)
        
        Ответ: Бросайте вы этот Aldec и используйте ModelSim. Я уже не первый раз встречаю такую проблему у пользователей ActiveHDl и ни разу не было подобных проблем с ModelSim. — ОС   (13.02.2004 17:21, пустое)
        
        Справочник по кондиционерам Samsung. — Юрий Фроловчук   (13.11.2004 16:12, 121 байт, ссылка)
        
        Ответ: Монтаж кондиционеров и сплит систем. Ремонт кондиционеров. — airflow   (27.12.2005 14:37 195.210.144.137, 129 байт, ссылка)
        
        Ответ: Уйма изоленты и скотча оптом - nikolay84   (22.07.2008 16:04:16 87.119.233.133, 588 байт, ссылка)
        
        Ответ: — h1   (26.02.2006 19:46 85.95.174.110, 144 байт, ссылка)
        
        Ответ: — h1   (22.04.2006 11:32 85.95.174.110, 573 байт, ссылка)
        
        Ответ: — h1   (22.04.2006 11:42 85.95.174.110, 1151 байт, ссылка)
        
        Ответ: — Ира   (02.03.2007 10:39:7 85.95.170.215, 423 байт)
        
        Ответ: — Котел   (07.03.2007 12:45:11 85.95.170.215, 384 байт, ссылка)
        
        Силовые кабели с завода Сарансккабель — Cарансккабель   (09.08.2007 15:41:55 87.119.236.6, 684 байт, картинка)
        
        Ответ: Подписка на бесплатный деловой журнал — Мордовия   (25.03.2008 16:06:59 87.119.231.65, 258 байт, ссылка, картинка)
        
        Ответ: — Котел   (07.03.2007 12:47:55 85.95.170.215, 768 байт, ссылка)
        
        Воздухоочистители - бест — h1   (12.05.2006 09:40 85.95.174.110, 548 байт, ссылка)
        
        Ответ: — V   (10.08.2007 12:08:56 195.218.197.22, 1911 байт, ссылка)
        
        Ответ: — Антонина Васильевна19   (21.11.2006 11:19 80.248.156.15, 605 байт, ссылка)
        
        и снова о кабеле.... — h1   (22.04.2006 11:57 85.95.174.110, 480 байт, ссылка)
        
        Уйма изоленты и скотча оптом — h1   (21.04.2006 09:40 85.95.174.110, 50 байт, ссылка)
Как скрыть исходники? ... Как сделать мегафункцию или обычный компонент, при этом скрыв код программы???..... — Amid (12.02.2004 20:17, 3 байт)
- Ответ: Если вы используете Xilinx,то есть стандартные средства для реализации из ваших исходников IPCore. — ОС (13.02.2004 11:18, пустое)
- Ну раз хацкеры сделали дешифровалку мегафункций, значит и шифровалка бывает :) — SМ (12.02.2004 21:36, пустое)
Подскажите плз на счет библиотек (+) — vladx (11.02.2004 17:05, 271 байт)
- Ну дык, прежде чем использовать библиотеку, ее надо скомптлрировать, а потом показать ее симулятору. Не надо сорцы библиотеки включать в проект. — andrew_b (11.02.2004 17:11, пустое)
  - Скомпилил, есть файл unisim.lib ... а как ща правильно подключить к проекту? — vladx (11.02.2004 17:31, пустое)
    - Ответ: — (13.06.2006 16:52 153.19.210.22, пустое)
работа с типом массив bit_vector — alm197979 (11.02.2004 16:31, 63 байт)
- Тип bit_vector описан в std.standard. Видимо, для операций с ним никаких библиотек не надо. — andrew_b (11.02.2004 16:51, пустое)
  - нет для него как раз не определены данные действия(( — alm197979 (11.02.2004 16:58, пустое)
работа с типом массив bit_vector — alm197979 (11.02.2004 16:31, 63 байт)
Вопрос по реализации алгоритмов на VHDL... (+) — Mit (11.02.2004 12:44, 2413 байт)
- по поводу реализации двух фронтов и использования списка чувствительности — lutik (16.02.2004 17:32, 1440 байт)
  - Спасибо за информацию (+) — Mit (17.02.2004 16:12, 1849 байт)
- вам нужно альдек юзать - там нет никакого разделения на синтезируемое и моделируемое подмножества.. в плоть до описания аналоговых схем на VHDL правда если потом захотите реальные девайсы делать - туго придется. И еще - хотя бы немного ознакомтесь с теорией ПТЦА и вообще с элементарными понятиями цифровой схемотехники — lutik (16.02.2004 16:58, пустое)
- Ответ (+) — andrew_b (11.02.2004 13:23, 746 байт)
  - по 2) - есть уже триггеры по 2 портам (DDR, QDR и т.п.) - как их описывать будут? — yes (11.02.2004 14:57, пустое)
    - Открыл User Guide по Virtex2. Там DDR-выход - два обычных триггера мультиплексируются. А для синтеза - ставят библиотечный элемент(black box). Ничё нового :-( — zlyh (11.02.2004 17:17, пустое)
      - и что неужели Дуглас Смит советует пользовать "black box-ы"? :) BTW: заказал себе - лучше поздно, чем никогда — yes   (12.02.2004 09:55, 71 байт)
        
        На "b.b." там не заостряется. На бумаге есть 7е издание 2000г. Отсканировано 3е издание 97го г. В 6ом издании 99го г. добавлены примеры. Принципиальных отличий в изданиях нет. Кому горит(Mit, тебе надо) - найдите пока 13 МБ. В 20, думаю влезет всё. На hotbox-е меня прикрыли на след. день. Есть ещё предложения? — zlyh   (12.02.2004 13:15, пустое)
        
        Я! (+) — Mit   (13.02.2004 12:38, 252 байт)
      - Ну так Екклезиаст во-он еще когда сказал: "Нет ничего нового под солнцем" :-) — andrew_b (12.02.2004 09:39, пустое)
    - Смотреть в доке на синтезатор. — andrew_b (11.02.2004 15:57, пустое)
  - Ответ на ответ :) — Mit (11.02.2004 14:50, 1601 байт)
    - Ответ (+) — andrew_b (11.02.2004 15:56, 1146 байт)
      - Дискуссия :) (+) — Mit   (11.02.2004 16:25, 1310 байт)
        
        покажите полный текст "хаотического счетчика" - тогда может скажут, что синтезировалось и почему :) — yes   (11.02.2004 17:22, пустое)
        
        ИСХОДНИКИ (+) — Mit   (11.02.2004 19:57, 1080 байт)
        
        если не синтезировать я могу ошибится, но — yes   (12.02.2004 09:07, 344 байт)
        
        Ответ (+) — andrew_b   (11.02.2004 16:43, 531 байт)
        
        А что это? (+) — Mit   (11.02.2004 20:04, 437 байт)
        
        RTL --- это "Register Transfer Level". Вы должны увидеть схему, которую сделал синтезатор из VHDL-описания. — andrew_b   (12.02.2004 08:38, пустое)
        
        RTL — Romanses   (07.12.2005 21:24 217.106.22.86, 118 байт)
    - рекомендую какую-нибудь книжку посмотреть по CMOS (КМОП) логике — yes (11.02.2004 15:09, 901 байт)
      - Эксперимент :) (+) — Mit   (11.02.2004 16:10, 1438 байт)
        
        одна ниточка - проводное "или", но если такой ниточки нет - то сделать так, чтобы синтезатор ее использовал - бессмыслено — yes   (11.02.2004 17:18, 376 байт)
        
        Попробуй так (+) — DmitriP   (11.02.2004 18:26, 522 байт)
        
        Пробуем... (+) — Mit   (11.02.2004 19:59, 619 байт)
        
        Ответ: ...probuem dal'she — DJ   (12.02.2004 10:16, 150 байт)
Подскажите плз, где взять библиотеку unisim и для чего она нужна ... — vladx (11.02.2004 11:13, пустое)
- $Xilinx\vhdl\src\unisims, или $Xilinx\verilog\src\unisims. Содержит модели стандартных элементов Xilinx. — matyushin (11.02.2004 11:33, пустое)
Что за ModelSim 5.8 лежит на laogu (почему 3 файла) и есть ли к нему кряк? — Славик (11.02.2004 10:30, пустое)
а в ISE 6.1.03i глюки замечены? — yes (10.02.2004 17:46, 154 байт)
- на некоторых проектах - ОК — yes (10.02.2004 18:05, пустое)
  - Помогите с Foundation 6.1i, плиз. (т.е. откуда скачать, немогу найти :( — Victor® (11.02.2004 10:47, пустое)
    - скачал с e2k сети, клиент emule (искал - у него опция есть), есть говорят более правильные клиенты... — yes (11.02.2004 14:50, 79 байт, ссылка, картинка)
      - Спасибо, попробую — Victor® (11.02.2004 18:13, пустое)
      - да - нормальный сисадмин обычно запрещает порты (или что там у сервера) с которыми e2k работает — yes (11.02.2004 14:52, пустое)
        
        Ответ: Воспльзуйтесь eMule вместо eDonkey, в ней можно порты устанавливать любые. — Vjacheslav (11.02.2004 16:38, пустое)
- ДА!!! (мало и не страшные). — druzhin (10.02.2004 18:05, пустое)
  - не могу найти что ему не нравится - вылетает без сообщения ошибки - может e2k-шный с глюками? — yes (11.02.2004 15:11, пустое)
Кто-нибудь знает, где можно скачать дистрибутив SpecMan? Спасибо. — miki (10.02.2004 17:37, пустое)
Помогите... Объявляю package в файле (name.vhd), цепляю его к проекту, AHDL 6.2 компилит нормально, а Synplify выдает ошибку <имя пакета>is not a design unit... ? — vladx (09.02.2004 18:53, пустое)
- возможно подцеплен как verilog файл (можно где-то изменить, но проще отцепить и подцепить) — yes (10.02.2004 13:37, пустое)
- А можно более подробно? Что именно объявляется и как используется. — dsmv (10.02.2004 09:58, пустое)
  - Объявляется (+) — vladx (10.02.2004 10:38, 250 байт)
    - в опциях компилятора есть закладка Library, там нуна прописать имя вашего пакета в строке alias и сопоставить ему файл в котором нвходится пакет — lutik (10.02.2004 10:54, пустое)
      - Что-то не нахожу такого ... Tools/Preferences/VHDL Compiler - таких закладок там нет.У меня AHDL 6.2... — vladx   (10.02.2004 11:21, пустое)
        
        вообще то это в окне desing flow, рядом с кнопкой Synthesis — lutik   (10.02.2004 12:02, пустое)
        
        Да, так получилось, но еще сделал вместо use work.fir_pckg.all - use <имя библиотеки>.fir_pckg.all ... — vladx   (10.02.2004 12:18, пустое)
      - А это зделать в Synplify надо ? Я вот в проекте оставил один рабочий файл *.vhd и файл, в котором пакет и все прошло ... ? пакета — vladx (10.02.2004 11:01, пустое)
        
        нет - этов в самом альдеке — lutik (10.02.2004 11:06, пустое)
+ нет ли у кого на русском по Verilog чего ? По аглицки вроде ясно написано, но некоторые моменты требуют углубленного знания языка — DASM (07.02.2004 23:12, пустое)
- По ссылке и далее ... — none (08.02.2004 00:53, пустое, ссылка)
Поясните начинающему. Чего -то не доходит разница между блокирующимим и неблокирующими присваиваниями в Verilog (+) — DASM (07.02.2004 22:53, 596 байт)
- вобще-то есть некотрый исторический трепет в отношении к блокирующимим и неблокирующими — yes (09.02.2004 11:59, 510 байт)
  - ничего себе одинаково ! Даже не близко. При использовании блокирующего присваивания строится куча комбинационной логики. Компилятор (+) — DASM (09.02.2004 15:39, 557 байт)
    - Сформулирую проблему по другому: При использовании Verilogных non-blocking assignments ("<=") (также как и VHDLных signal assignment ("=") ) синтез даёт тот же результат что и моделирование. + — zlyh (10.02.2004 11:23, 558 байт)
- Ответ: — SKov (08.02.2004 00:53, 168 байт)
  - спасибо. Правда понял потыкавшись в rpt файл :-), но почитать надо. Сейчас этим и займусь :-) — DASM (08.02.2004 10:53, пустое)
MAX Plux II -> Active ADL — Fnutik (06.02.2004 13:33, 468 байт)
- по умолчанию ничего не стоит(+) — lutik (10.02.2004 11:04, 530 байт)
  - То есть, чтобы код запихать в Xilinx`ий кристалл мне нужно будет установить что-то вроде WebPack ISE? — Fnutik (10.02.2004 13:54, пустое)
to ALL, читать всем!!! — to ALL (06.02.2004 13:05, 54 байт)
Опять про три сосны в верилоге. — SKov (05.02.2004 21:12, 234 байт)
- Ответ: — none (05.02.2004 22:20, 188 байт)
  - Теперь я, кажется, понял, — SKov (06.02.2004 10:43, 119 байт)
    - Так более читабельно(+) — Victor Yurchenko (10.02.2004 12:16, 59 байт)

Заполнить форму для отправки сообщения ||| Телеконференции ||| Главная страница ||| Конференция без кадра ||| Архив без кадра