[an error occurred while processing this directive]
«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Страницы:
Текущая
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
Новое сообщение
Регистрация
Телеконференции
——> Выберите конференцию
Микроконтроллеры <03.01.2024 22:59>
Программируемые логические схемы <03.01.2017 20:54>
Языки описания аппаратуры (VHDL и др.) <23.12.2018 20:16>
Цифровые сигнальные процессоры (DSP) <31.08.2023 09:00>
Аналоговая схемотехника <16.06.2022 18:58>
Голосования <08.12.2022 22:35>
Хочу учиться!!!
—
vityap
(09.10.2002 17:31, 318 байт)
Ответ: Спасибо! А между делом, нет ли систем допускающих ввод проекта в виде принципиальной схемы, с использованием стандартных вещей, типа регистров, триггеров, мультиплексоров, и/или/не элементов и т.д., ведь мне надо всего-то сделать пару интерфейсных модулей?
—
vityap
(10.10.2002 20:23,
пустое
)
Ответ:
—
Mishgan
(17.10.2005 23:06
83.237.215.111
,
пустое
)
Ответ:
—
Mishgan
(17.10.2005 23:07
83.237.215.111
, 14 байт)
Ответ: У VHDL однозначно возможностей больше. Осваивать тоже лучше его, хотя если знаешь С то Verilog пойдет быстрее. Ну и покороче он будет (Verilog).
—
VS
(09.10.2002 17:52,
пустое
)
Ответ: Спасибо! А между делом, нет ли систем допускающих ввод проекта в виде принципиальной схемы, с использованием стандартных вещей, типа регистров, триггеров, мультиплексоров, и/или/не элементов и т.д., ведь мне надо всего-то сделать пару интерфейсных модулей?
—
vityap
(10.10.2002 20:21,
пустое
)
интересно как это при одинаковом синтезируемом подмножестве больше возможностей?
—
yes
(09.10.2002 17:58, 251 байт)
Ответ: Больше символов - это избыточное кодирование, а значит ошибку легко обнаружит компилятор, следовательно вероятность ошибиться ниже.
—
Игорь1
(09.10.2002 20:01,
пустое
)
чем отличаются регистровый файл (двупортовый) и двупортовая память?
—
yes
(09.10.2002 15:07, 88 байт)
Не знаю, но я в ядре писал регистровый файл именно из двухпортовой памяти. А вообще - вероятно он синхронный, а двухпортовка асинхронная.
—
SM
(09.10.2002 15:36,
пустое
)
вроде два клока, по идее
—
yes
(09.10.2002 16:44, 104 байт)
Как это не бывает ????? А если надо в одном такте и считать и записать? Или там два порта на запись ? И зачем второй клок ?
—
SM
(09.10.2002 16:51,
пустое
)
есть у меня компилятор памятей и регистровых файлов - включаю - смотрю - не понимаю
—
yes
(09.10.2002 17:53,
пустое
)
Я смотрел готовые решения для TSMC и для альтеры - везде писать и читать можно одновременно. А двуклочная двухпортовка действительно есть. И места тучу съедает.
—
SM
(09.10.2002 18:44,
пустое
)
Xilinx ISE 5, Aldec 5.2.1163.SP1 и другое. Email внутри.
—
Vlad_23
(09.10.2002 06:40, 46 байт)
Обучаю програмированию PIC микроконтроллеров
—
Micro51
(09.10.2002 04:33, 238 байт)
Это за деньги или так - хобби ? Неужели найдутся люди, которых это предложение заинтересует ? На мой взгляд в сети достаточно информации по этому микроконтроллеру, необходимо только желание учиться.
—
Bryk
(09.10.2002 11:49,
пустое
)
ModelSim 5.6
—
Ramil
(08.10.2002 22:26, 93 байт)
Можно ли пустить Synplify 7.1.1 без сентинеловского эмулятора ?
—
Mavr
(08.10.2002 20:55, 106 байт)
смотри почту - если чего то пиши
—
net
(09.10.2002 11:09,
пустое
)
Спасибо!
—
Mavr
(09.10.2002 13:19,
пустое
)
Ответ: Можно. И без генератора лицензий.
—
Vlad_23
(09.10.2002 06:38,
пустое
)
Кто знает, где нахаляву выкачать библиотеки pci к Altera || Xilinx
—
Gosha
(08.10.2002 14:34, 25 байт)
Продаю программаторы ПЗУ и микроконтроллеров
—
micro51
(08.10.2002 10:07, 230 байт)
Ломаем Active HDL 5.2 web version
—
Мартовский Котяра
(08.10.2002 03:57, 4598 байт)
Ответ: А у меня не получилось...(+)
—
VS
(10.10.2002 11:09, 413 байт)
Надо было принести жертву Одину :))))))
—
Мартовский Котяра
(11.10.2002 04:18, 1055 байт)
А вот кажется бага в конверторе в графику...
—
Andy123
(15.10.2002 20:45, 367 байт)
А это лекарство поможет Active HDL 5.2 XE?
—
IZ
(08.10.2002 13:57,
пустое
)
Скорее всего да
—
Мартовский Котяра
(08.10.2002 14:44, 929 байт)
Ответ: Молодца !!!
—
Минас Станислав
(08.10.2002 11:12,
пустое
)
Ответ: Можно обойтись без сетевой карты, запроса лицензии и LicUpgrade. И править меньше.
—
Vlad_23
(08.10.2002 06:38,
пустое
)
Ну так скажи как.
—
Slavko
(08.10.2002 10:34,
пустое
)
Ответ: Пишите на мыло.
—
Vlad_23
(09.10.2002 06:36,
пустое
)
Ответ:
—
Мартовский Котяра
(08.10.2002 04:02, 163 байт)
Нет ли у кого VHDL для HDLC контроллера? Тот что на opencores немного не подходит.
—
Alecson
(08.10.2002 01:27,
пустое
)
Ответ: На Alter'е посмотрите там вроде были ... хотя не факт что на VHDL :(
—
Jackal
(08.10.2002 17:06,
пустое
)
Quartus II
—
maxonikul
(08.10.2002 00:56, 193 байт)
Ответ: читайте конфиренцию
—
Jackal
(08.10.2002 17:08,
пустое
)
Как написать в VERILOG'e ...
—
Bryk
(07.10.2002 18:23, 333 байт)
есть несколько вариантов
—
yes
(08.10.2002 11:18, 507 байт)
VHDL в этом вопросе лучше! Не ожидал такого поворота ....
—
Bryk
(08.10.2002 12:01,
пустое
)
а что в VHDL есть multiple(array) instantiation?
—
yes
(08.10.2002 13:17,
пустое
)
Вопрос по VHDL/Verilog (+)
—
SM
(05.10.2002 21:25, 286 байт)
если бы я знал что такое LCELL :)
—
yes
(07.10.2002 11:54, 362 байт)
Не совсем - выходная ячейка я знаю как ставится... Нужна просто пара буферов для небольшой задержки сигнала (вход WE асинхронной памяти). Видимо ручками в синтезенный нетлист пихать придется :)
—
SM
(08.10.2002 11:03,
пустое
)
это обычное дело
—
yes
(08.10.2002 11:23, 161 байт)
Ответ: Почти, так буффер должен физически занимать логический, элемент. А в VHDL'е оптимизаторы его сразу сжирают.. а с LCELL о них тямы его скшать не хватает :)
—
Jackal
(07.10.2002 12:45, 138 байт)
насколько я знаю в АЗИК синтезах с Верилог/ВХДЛ нет таких директив языка
—
yes
(07.10.2002 15:01, 237 байт)
Киниться пожалуйста кряк для Active HDL 5.1
—
ov-er
(05.10.2002 20:09,
пустое
)
Ответ: Конфиренцию почитайте
—
Jackal
(05.10.2002 21:22,
пустое
)
Киньте пожалуйста кряк на ALDEC Active HLD 5.1
—
ov-er
(05.10.2002 19:48,
пустое
)
Помогите вылечить Synplify 7.1
—
Bryk
(04.10.2002 12:26,
пустое
)
Ответ: А чем он болен?
—
ShurickSid
(04.10.2002 13:53,
пустое
)
говорит дайте мне лицензию
—
Bryk
(04.10.2002 14:02,
пустое
)
Ответ: Зайди по ссылке и следуй инструкциям
—
ShurickSid
(04.10.2002 14:10, 102 байт,
ссылка
)
А где взять сентинеловский эмулятор ?
—
Bryk
(04.10.2002 14:28,
пустое
)
Где же этот симулятор взять ?
—
Bryk
(07.10.2002 11:13,
пустое
)
Ответ: В ящике, там кряк на Aldec а еще в Efa....
—
Jackal
(07.10.2002 21:17,
пустое
)
Ответ: Все на много проще оказалось...
—
Jackal
(04.10.2002 18:19, 1308 байт)
не получается, можно подробные инструкции ?
—
Bryk
(04.10.2002 19:34,
пустое
)
Ответ: То справедливо для 7,1,1 вместе с sentinel эмулятором. Тоесть генерить надо для flex-Id
—
Jackal
(05.10.2002 11:45,
пустое
)
VHDL, Verilog - хорошо, а SuperLOG просто отлично! Есть ли иструменты синтеза которые его поддерживают ???
—
Bryk
(04.10.2002 11:49,
пустое
)
это еще один С-лайк язык? Вы бы ссылку дали...
—
yes
(04.10.2002 12:09, 163 байт)
А Synplify 7.1 superlog не поддерживает ???
—
Bryk
(04.10.2002 12:24,
пустое
,
ссылка
)
по-моему нет смысла использовать superlog
—
yes
(04.10.2002 15:12, 136 байт)
Полностью поддерживаю! Аналоговый т.е. человеческий графический понятный с первого взгляда. Ну ни в каком тексте не опишешь!!!!
—
Kinder
(04.10.2002 20:46,
пустое
)
А схему как тестировать будете ? Диаграммы рисовать ? :) Или testbench в виде схемы ?!
—
Bryk
(05.10.2002 14:28,
пустое
)
Т.е. аналоговый ??? :) Имеете ввиду представление разработки в виде схемы ? Так это долго рисовать-то... Куда проще написать.
—
Bryk
(05.10.2002 14:24,
пустое
)
Где найти Server Farm для Aldec Active-HDL 5.1 (желательно с кряком ;)
—
ShurickSid
(03.10.2002 19:53,
пустое
)
Очень нужна схема (теоретический принцип) устройства тактовой синхронизации сигнала с выхода демодулятора в виде периодической последовательности импульсов с частотой 1 МГц. Можно VHDL.
—
Bryk
(03.10.2002 16:40,
пустое
)
Смотри книгу Спилкера...
—
Vladimir Steshenko
(04.10.2002 11:37, 129 байт,
ссылка
)
Огромное спасибо!
—
Bryk
(04.10.2002 11:47,
пустое
)
Уважаемые!!! Помогите!!! Как оживить (не запускается)Timing Tool в TurboWriter 6.6a?
—
MOV
(02.10.2002 18:40,
пустое
)
Просьба проконсультировать
—
JohnKorsh
(02.10.2002 13:37, 464 байт)
FPSLIC и как с ним бороться.
—
Stewart Little
(02.10.2002 15:31, 1963 байт,
ссылка
)
Ответ:
—
Kinder
(04.10.2002 21:19, 272 байт)
Ну молодец - пальцем в небо.
—
Stewart Little
(07.10.2002 11:45, 333 байт)
Между триггерами 90 Мгц. Кто подскажет методы оптимизации для VHDL?
—
TIMS
(02.10.2002 11:53,
пустое
)
Один из методов(+)
—
-=Sergei=-
(02.10.2002 12:26, 1250 байт)
Ну окозлели все для 90 Мнz? ! Это если матрицу девать некуда! Или деньги?
—
Kinder
(04.10.2002 18:39,
пустое
)
Нужны библиотеки ieee для Altera MAX+
—
FLOM
(01.10.2002 23:32, 52 байт)
Где взять ISE 5.1i ? Чем он лучше ISE 4.2i ?
—
Bryk
(01.10.2002 13:50,
пустое
)
Ответ: Примерно через недельку...
—
Vlad_23
(03.10.2002 07:46,
пустое
)
СУПЕР! Ждём !
—
Bryk
(03.10.2002 16:20,
пустое
)
И мне бы надо...
—
TIMS
(02.10.2002 11:56,
пустое
)
Кто-нибудь пользуется Xilinx ISE 4.2i ? Verilog это чудо поддерживает также полно как VHDL или есть некоторые ньюансы ?
—
Bryk
(01.10.2002 13:39,
пустое
)
Поддерживает ВСЕ! Главное чтоб синтезатор не лажался.
—
Kinder
(04.10.2002 20:35,
пустое
)
алгоритмы БПФ
—
Mad Makc
(01.10.2002 00:29, 397 байт)
Много книг
—
SAA
(01.10.2002 13:25,
пустое
,
ссылка
)
Книга
—
Oldring
(01.10.2002 11:43, 195 байт)
вечером создам новый ящик и положу Certify 5.01
—
Jackal
(30.09.2002 12:57,
пустое
)
Так уже создал??? Е сли "да" - то скажи где :)))) Please
—
Leo02
(02.10.2002 15:54,
пустое
)
А что это, для чего используется ?
—
Bryk
(01.10.2002 11:36,
пустое
)
Ответ: Давно уже есть
—
Vlad_23
(01.10.2002 06:48,
пустое
)
Ответ: И где его можно взять если не секрет?
—
ykey
(01.10.2002 19:21,
пустое
)
Ответ: А чеж молчали ? :) Так что мона не докачивать ? Тогда вопросик может у еого нить есть Synplify for ASIC и Fortify ?? Кстати говоря я под LicGen новый .src сделал щас весь софт от Sinplicity пашет :)
—
Jackal
(01.10.2002 11:55,
пустое
)
Ответ:
—
birch2008
(01.06.2003 20:55,
пустое
)
Ответ: 2Jackal: может и остальные части выложишь?
—
ykey
(03.10.2002 20:04,
пустое
)
Ответ: Щас ложу, в городе не было меня ...
—
Jackal
(03.10.2002 21:07,
пустое
)
Ответ: Все выложил. Может кто нибудь поделиться Sinplify for ASIC ??
—
Jackal
(04.10.2002 01:00,
пустое
)
Ответ: У меня нет возможности выкладывать дистрибутивы. Скоро будет Synplify ASIC 2.3.1
—
Vlad_23
(02.10.2002 07:26, 24 байт)
Вопросы про изделия фирмы Aldec
—
Мартовский Котяра
(30.09.2002 04:15, 2041 байт)
Ответ: На счет синтеза.
—
JhonnyB
(25.10.2002 17:55, 299 байт)
Уважаемый Сэр! А чем Вы изволили лечить свою лицензию от 20-дневного срока? Подскажите, пожалуйста, коль не жалко...
—
Др.Пилюлькин
(01.10.2002 08:51,
пустое
)
Ответ: Смотри ссылку ниже.
—
Vlad_23
(02.10.2002 07:27,
пустое
)
VERILOG. Как лучше всего описать ROM 1024x8 ?
—
bryk
(29.09.2002 02:02,
пустое
)
как говорил всем незабвенный
—
Навзниь(+)
(29.09.2002 13:23,
пустое
,
ссылка
)
Можно поподробнее? Используется Xilinx ISE.
—
bryk
(29.09.2002 14:34,
пустое
)
Используйте CoreGen. Сгенерите блок ОЗУ с нужными начальными значаниями.
—
Pashka
(30.09.2002 09:24,
пустое
)
Ответ:
—
Bryk
(30.09.2002 11:29, 6 байт)
Ответ:
—
Bryk
(30.09.2002 11:28,
пустое
)
Господа, подскажите как решается задача восстановления тактовой частоты ? Verilog/VHDL
—
bryk
(28.09.2002 16:21,
пустое
)
Как в Максе модуль написанный на Verilog сделать параметризованым?
—
ur3itp
(28.09.2002 11:32,
пустое
)
Ответ:
—
Димыч
(28.09.2002 11:54, 582 байт)
Ответ: А для графического редактора????
—
ur3itp
(03.10.2002 17:41, 381 байт)
не знаю(+)
—
Димыч
(05.10.2002 20:34, 59 байт)
или MyModuleName #4 MyModuleNameInstatiation(<список цепей>);
—
yes
(30.09.2002 11:46,
пустое
)
To andrew_b и Pashke: Внизу по конфе вы писали что очень нравится CodeWrite(StarBase). (+)
—
DM
(27.09.2002 15:52, 223 байт)
Ответ:
—
andrew_b
(30.09.2002 09:24, 141 байт)
Давайте мыло вышлю. С VHDL/Verilog работает без дополнительных установок.
—
Pashka
(30.09.2002 09:19,
пустое
)
Высылай
—
DM
(01.10.2002 08:34,
пустое
)
Ответ: Код раскрашивает - это да. А вот шаблоны - увы, нужна vhdl32.dll (verilog32.dll). Есть ли она в стандартной поставке - не уверен...
—
andrew_b
(30.09.2002 09:29,
пустое
)
Вот я про это и говорю. Пока что кроме расраски кода ничего интересного не нашёл.
—
DM
(01.10.2002 08:32,
пустое
)
"Я повторяю свой вопрос: Ура?" :-) А что вы от него хотите? Что такое по-вашему, "полноценная работа с VHDL"?
—
andrew_b
(01.10.2002 10:17,
пустое
)
Да плюнь на них! Возьми Prism.
—
Kinder
(27.09.2002 21:36,
пустое
)
А у меня и Prism есть.... Но там всё понятно
—
DM
(30.09.2002 08:54,
пустое
)
Прошу прощения... не 2.1.e, а 2.1.i .....
—
nameless
(27.09.2002 07:44,
пустое
)
Нашел в свалке лицензионный!
—
Kinder
(27.09.2002 22:33,
пустое
)
А чем 4.2 или 5.1 не устраивают?
—
Kinder
(27.09.2002 21:31,
пустое
)
Где-то был КРЯК к Foundation 2.1.e ??? не подскажет ли кто....
—
nameless
(27.09.2002 04:47, 1 байт)
На чем следует писать дальше? Начал с AHDL, а теперь хотелось бы что-то более серьездное освоить.С чего следует изучать VHDL или Verilog? У кого из них будет будущее и на чем можно более грамотно описывать навороченные проекты?
—
YAB
(26.09.2002 17:13,
пустое
)
Ответ: для начала мозги
—
Kinder
(27.09.2002 22:22, 550 байт)
Ни х... не понял. Вы, наверное еще не проснулись :-)
—
Victor®
(30.09.2002 10:46,
пустое
)
Если кроме написания проекта, его хочется промоделировать, то надо переходить на VHDL ( или Verilog, это как понравиться ). Пример по ссылке.
—
dsmv
(27.09.2002 10:23,
пустое
,
ссылка
)
Упаси Господи писать на VHDL тесты.
—
Kinder
(27.09.2002 22:25,
пустое
)
а мне нравиться :-)
—
dsmv
(30.09.2002 10:44,
пустое
)
Какая разница на КАКОМ языке кодировать, главное - КАК это делать. IMHO. А много чего Вы успели на AHDL написать, и чего Вам в нем не хватает для "навороченных" проектов. Я вообще-то сомневаюсь, что синтез с VHDL/Verilog дает лучший результат., чем с AHDL
—
Victor®
(26.09.2002 17:38,
пустое
)
И на чем люди разрабатывают все это? На MAXPlus, Quartus, Xilinx Foundation или же есть специальный другой софт для этого?
—
YAB
(26.09.2002 17:16,
пустое
)
Две самых главных софтины - кодер Time2Money и декодер Money2Beer :)
—
Pashka
(26.09.2002 17:52,
пустое
)
Подскажите где взять документацию по Verilog.
—
Stud
(26.09.2002 00:31, 25 байт)
Ответ:
—
Bryk
(26.09.2002 12:53, 118 байт,
ссылка
)
благодарствую
—
Stud
(26.09.2002 23:55, 17 байт)
Amplify кряк???
—
Leo02
(25.09.2002 22:08, 107 байт)
И мне !!!
—
TIMS
(02.10.2002 10:30,
пустое
)
Помогите скрестить ужа с ежом!
—
ShurickSid
(25.09.2002 18:18, 306 байт)
Ответ: cм. сюда
—
Pashka
(25.09.2002 18:47,
пустое
,
ссылка
)
Tri net!
—
ur3itp
(25.09.2002 17:21, 547 байт)
P.S. ссылка - см. рис 3 и 4 и комментарии
—
IgorK
(26.09.2002 00:25,
пустое
,
ссылка
)
так и есть - нельзя (+)
—
IgorK
(25.09.2002 21:01, 70 байт)
вопрос
—
Димыч
(25.09.2002 21:19, 137 байт)
Ответ:
—
IgorK
(25.09.2002 22:34, 311 байт)
вдогонку для примера(+)
—
Димыч
(25.09.2002 19:04, 657 байт)
Ответ: Это обстоит дело с двунаправленными линиями, а когда необходимо связать в узел несколько выходов с тремя состояниями, то как?
—
ur3itp
(25.09.2002 19:44,
пустое
)
Ответ:
—
Димыч
(25.09.2002 19:56, 158 байт)
попробуй написать не 4'bz, а 4'bzzzz(+)
—
Димыч
(25.09.2002 18:49, 105 байт)
Вопрос . Глобальные и локальные переменные
—
Arhipov
(25.09.2002 16:58, 150 байт)
Зачем? Стандартным (правильным) средством коммуникации между процессами является сигнал. Если же надо именно переменную, смотрите в сторону shared variable, но только не в VHDL'87.
—
andrew_b
(25.09.2002 17:18,
пустое
)
в верилоге можно задать "путь" к сигналу (что-то типа С++ :: ) а Вам в каком языке?
—
yes
(25.09.2002 17:14,
пустое
)
Ответ: Мне надо в VHDL
—
Arhipov
(26.09.2002 11:20,
пустое
)
А лекарство есть для Екземпляр Леонардо (www.exemplar.com) .Скачал вот.
—
TIMS
(25.09.2002 11:28,
пустое
)
ModelSim
—
GIS
(25.09.2002 09:55, 204 байт)
Ключевое слово - Evaluation.Используйте полную версию.
—
Pashka
(25.09.2002 10:12,
пустое
)
ГДЕ найти документацию по VHDL на русском?
—
FLOM
(24.09.2002 22:12, 312 байт)
Там есть кое-что...
—
IZ
(25.09.2002 09:34, 63 байт,
ссылка
)
Ответ:
—
Vitaliy Trizna
(25.09.2002 08:02,
пустое
,
ссылка
)
Ответ: см -
—
Vitaliy Trizna
(25.09.2002 08:01,
пустое
,
картинка
)
Подскажите
—
Arhipov
(24.09.2002 11:27, 616 байт)
Ответ: Сразу не увидел. У Вас там вообще полный набор и порт, и сигнал, и переменная и все k. Так нельзя.
—
Pashka
(24.09.2002 12:12,
пустое
)
Ответ: Нельзя использовать выходной сигнал внутри.
—
Pashka
(24.09.2002 12:07, 252 байт)
Ответ: Ошибка такая
—
Arhipov
(24.09.2002 14:39, 226 байт)
Ответ: Напишите просто + 1
—
Pashka
(24.09.2002 15:13,
пустое
)
Ответ: Не помогло
—
Arhipov
(24.09.2002 15:26, 225 байт)
Ответ:
—
andrew_b
(24.09.2002 16:01, 322 байт)
Ответ: Спасибо вроде помогло
—
Arhipov
(24.09.2002 16:40,
пустое
)
Объявите k как std_logic_vector
—
Victor®
(24.09.2002 12:01,
пустое
)
Известен ли кому-нить формат .scf от максоплюса. Надо сгенерить огромный тестовый вектор для большого проекта с CPU core внутри (+)
—
SM
(22.09.2002 22:34, 545 байт)
А может на VHDL перейти ?
—
dsmv
(23.09.2002 11:15, 261 байт,
ссылка
)
Такие предложения не пройдут.
—
SM
(23.09.2002 11:25,
пустое
)
А почему ?
—
dsmv
(23.09.2002 20:18, 55 байт)
И вообще - меня надо сильно и долго пытать, что бы заставить с АХДЛ обратно куда-то перейти.
—
SM
(24.09.2002 10:47,
пустое
)
Если просто максплюсом сгенерить VHDL-нетлист, то в нем черт ногу сломит. И память LPM_RAM_DP отвалится. А самому все заново писать - увольте уж.
—
SM
(23.09.2002 20:27,
пустое
)
Ответ: Ну вот видете, вы сами убеждаетесь что AHDL для огромных проектов не подходит, и не хочете переходить, мтожет все таки стоит ?? Да и на VHDL софт в сто раз лучше
—
Jackal
(24.09.2002 16:59,
пустое
)
И вообще - изначально вопрос был про тестовые вектора. А не про язык.
—
SM
(24.09.2002 18:43,
пустое
)
Еще как подходит, так как ВСЁ УЖЕ РАБОТАЕТ! И вообще я спор на эту тему продолжать не намерен.
—
SM
(24.09.2002 18:41,
пустое
)
А зачем в нём разбираться. Просто его надо вставить в модель более высокого уровня.
—
dsmv
(24.09.2002 12:06, 496 байт)
опыт есть
—
yes
(23.09.2002 11:15, 700 байт)
Ответ (+)
—
SM
(23.09.2002 11:32, 600 байт)
может это очевидно, но
—
yes
(23.09.2002 14:22, 502 байт)
ответ (+)
—
SM
(23.09.2002 16:22, 393 байт)
еще немного
—
yes
(23.09.2002 11:26, 183 байт)
И сколько этот yield получился ?
—
SM
(24.09.2002 20:26,
пустое
)
посмотри файлы .vec они самим максом ковертируются в scf, пользуюсь, очень удобно...
—
sled
(23.09.2002 10:55,
пустое
)
Thanks, то что надо !
—
SM
(23.09.2002 23:06,
пустое
)
Использую Active+ Synplify+Xilinx.Как подключить мой тест-бенч для Timing симуляции после Xilinx ?Никак не получается.
—
TIMS
(20.09.2002 22:41,
пустое
)
Всем спасибо.Уже разобрался.
—
TIMS
(26.09.2002 21:14,
пустое
)
А по подробней (+)
—
-=Sergei=-
(23.09.2002 13:12, 541 байт)
подробнее :
—
TIMS
(25.09.2002 09:51, 1565 байт)
(+)
—
-=Sergei=-
(25.09.2002 15:45, 1875 байт)
Господа, кто подскажет, где найти ChipScore и Symplify с кряками
—
hobo_t
(20.09.2002 22:36, 98 байт)
ChipScope на ru_embedded3. RegID - любой.
—
Щедрый
(23.09.2002 13:28,
пустое
)
Что-то пусто там (пар=123456) ?
—
TIMS
(25.09.2002 11:29,
пустое
)
ru_embeded* - это логин, а не добавка к адресу.
—
Щедрый
(25.09.2002 14:41,
пустое
)
Synplify Pro 7.0 и MAX+PLUS BASELINE 10.1
—
Mavr
(19.09.2002 22:45, 178 байт)
Суммирование с переносом
—
3.14
(19.09.2002 19:59, 2025 байт)
а SystemC или подобное кто-нибудь уже использует?
—
yes
(19.09.2002 17:51,
пустое
)
Пардон за ламерский вопрос. А к чему его прицепить?
—
Victor Yurchenko
(25.09.2002 11:14,
пустое
)
синтез например у Синопсиса, а симулирование gcc (free)
—
yes
(03.10.2002 13:16,
пустое
)
Народ, (прошу прощения за повторение назойливых вопросов) у кого есть рабочий кряк для ModelSim SE 5.6b? Предыдущие не работают. Или может кто кинет рабочий линк на ModelSim SE 5.6 (под старый кряк)?
—
SPRUT-SP
(19.09.2002 14:58,
пустое
)
Model's ftp!!
—
boa
(09.10.2002 23:19, 65 байт,
ссылка
)
BIN to BCD
—
akinin
(17.09.2002 21:43, 179 байт)
Там алгоритм...
—
IZ
(19.09.2002 17:27, 34 байт,
ссылка
)
Самое простое, как когда-то делал - в 2-ый загружается число, счетчик считает вниз, 5 каскадных 2/10 счетчика - вверх. По 0 на выходах двоичного останавливается десятичный. Недостаток - зависимость времени появления результата от значения.
—
Victor®
(18.09.2002 17:39,
пустое
)
А не проще ли последовательным делением воспользоваться ? И быстрее, и время не зависит. А ресурсов - не намного больше чем со счетчиками.
—
SM
(22.09.2002 22:37,
пустое
)
Господа, у кого есть лицензия на HDL Turbo Writer 6.6a, киньте пожайлуста.
—
Maxim
(16.09.2002 14:43,
пустое
)
Лови
—
Gate
(18.09.2002 19:56, 212 байт)
PCMCIA spcification
—
Bryk
(16.09.2002 14:04, 76 байт)
Только что выложил. Если не развернется пишите(-)
—
misyachniy
(16.09.2002 20:07,
пустое
,
ссылка
)
Ответ:
—
Bryk
(26.09.2002 12:45, 8 байт)
Громадный спасибо!!! Очень ценная дока!
—
SM
(20.09.2002 11:12,
пустое
)
Ответ: Свершилось!!! Наконец-то спецификация PCMCI стала доступной :)
—
Vitaliy Trizna
(18.09.2002 07:04,
пустое
)
VHDL vs Verilog
—
Bryk
(16.09.2002 13:57, 64 байт)
VHDL - имхо, заслуженный пенсионер, которому пора на покой.
—
Щедрый
(25.09.2002 14:39, 952 байт,
ссылка
)
VHDL для моделирования никогда не предназначался. А Verilog именно для него. Что касается синтеза, то и VHDL и Verilog притянули за уши, но такова она сэляви.
—
Victor®
(03.10.2002 15:18,
пустое
)
А для чего же он тогда предназначался как не для описания и моделирования?
—
Щедрый
(15.10.2002 14:58,
пустое
)
Ответ:
—
Bryk
(26.09.2002 13:11, 131 байт)
Ответ:
—
Bryk
(26.09.2002 12:48, 7 байт)
Провокация. Сейчас начнется...
—
1
(17.09.2002 14:01, 1 байт)
Есть лекарство к Aldec A-HDL 5.2 WEB, Protel DXP trial. Пишите.
—
Vlad_23
(16.09.2002 07:25,
пустое
)
Ответ:
—
miiicha
(29.09.2002 22:45, 23 байт)
I mne pozhaluista Aldec - miiicha@e-mail.ru
—
miiicha
(29.09.2002 22:47,
пустое
)
broste i mne toge
—
KA
(27.09.2002 21:44,
пустое
)
Полностью работает AHDL ? Тогда мне надо !!!!
—
TIMS
(18.09.2002 10:06,
пустое
)
Ответ: И мне...
—
MEGG
(18.09.2002 13:55,
пустое
)
Ответ: Пишите на мыло.
—
Vlad_23
(19.09.2002 06:59,
пустое
)
Начинающему в OrCAD нужна помощь
—
X-Phile
(15.09.2002 21:29, 399 байт)
И обратно не отказались в версиях 9.2.2 9.2.3
—
Elektronik
(18.09.2002 12:23,
пустое
)
Ответ:В OrCad 9.2 отказались от поддержки FPGA синтеза. Используйте 9.0
—
NickB
(16.09.2002 13:52,
пустое
)
Vhdl оператор wait
—
akinin
(14.09.2002 15:53, 126 байт)
Синтезируемую задержку никак (+)
—
-=Sergei=-
(14.09.2002 18:12, 165 байт)
Ответ:
—
dsmv
(16.09.2002 13:30, 297 байт)
Protel DXP. Впечатления
—
Kinder
(13.09.2002 22:39, 414 байт)
Ответ:
—
Leo02
(25.09.2002 22:31, 424 байт)
Вот еще одно мнение
—
karabas
(15.09.2002 14:30,
пустое
,
ссылка
)
Вы используете полный или триал. Если полный где вы взяли. Бросте ссылку.
—
KA
(14.09.2002 12:28,
пустое
)
Ответ: На http://soft.jx163.com/ есть
—
jackal
(14.09.2002 22:07,
пустое
)
Ответ:
—
mazakcam
(04.02.2004 01:31,
пустое
)
Ответ:
—
mastercam
(04.02.2004 01:31,
пустое
)
Protel DXP
—
Kinder
(13.09.2002 20:31, 77 байт)
Симуляция внешней памяти.
—
Alexus
(13.09.2002 20:31, 300 байт)
Сделайте схему вашей FPGA компанентой схемы более высокого уровня, так же ... (+)
—
-=Sergei=-
(14.09.2002 14:36, 608 байт)
Вопроса не понял. Опиши ОЗУ как мадель. Подгрузи в проект. Задай что это тест. Пропиши связи, Вроде всё. Я с микроном работаю. По ночалу не понятно. А потом как в песне.
—
KA
(14.09.2002 01:29,
пустое
)
Aldec 5.2
—
Kinder
(13.09.2002 20:26, 52 байт)
Если кому-нибудь нужно, могу прислать release notes Active-HDL 5.2
—
jayvee
(14.09.2002 15:51,
пустое
)
Если не затруднит, а то в 5.1 даже с SP3 багов до кучи....
—
-=Sergei=-
(14.09.2002 18:13,
пустое
)
Может залить куда, твоя почта у меня двумя серверами no route to host.
—
jayvee
(14.09.2002 19:57,
пустое
)
Спасибо, уже не надо, сам нашел :)
—
-=Sergei=-
(16.09.2002 11:37,
пустое
)
Нужен ModelSim для учебы
—
carlsson
(12.09.2002 03:57, 149 байт)
Не стал бы с ним связываться . Особенно в начале пути. Стоит посмотреть Aldec 5.1
—
Kinder
(13.09.2002 21:51,
пустое
)
Тут.
—
-=Sergei=-
(12.09.2002 10:54, 54 байт)
А можно в VHDL переменным присваивать не бинарные значения, а HEX
—
Arhipov
(10.09.2002 18:04, 81 байт)
Немножко не в тему, но я расскажу про ещё одну фичу, может кто не знает...
—
jayvee
(10.09.2002 21:21, 357 байт)
Можно, пример: a<= x"ef", где ef 16-ая константа
—
helper
(10.09.2002 18:27,
пустое
)
test
—
GroundCtrl
(10.09.2002 16:49,
пустое
)
Wnated -- technical engineers, Synopsys
—
SNPS
(06.09.2002 17:55, 294 байт)
Почем сегодня спецы стоят? Лично Я меньше чем за 2000$ и разговаривать не буду.
—
A_K_B
(06.09.2002 20:32,
пустое
)
Вопрос знатокам: как побороть FLEX_LM при одновременной инсталяции MAX2, Foundation, Leonardo
—
hobo_t
(06.09.2002 16:25, 122 байт)
Все собираете в один файл и вперед! Почти всегда работает.
—
Pashka
(06.09.2002 17:51,
пустое
)
Ответ: Pashka, спасибо. Спиной чувствовал что так оно и есть
—
hobo_t
(07.09.2002 11:41,
пустое
)
вопрос по AHDL
—
SM
(05.09.2002 13:10, 196 байт)
Спасибо всем, особенно Victor и ReAl за ответы.
—
SM
(06.09.2002 17:51,
пустое
)
Мне кажется вопрос некоректный (т.е. объясните мне зачем описывать сигнал А ДВУМЯ конструкциями IF THEN)? Какой практический смысл?
—
Victor®
(06.09.2002 15:10,
пустое
)
Это изредка само получается при очень большом проекте. Например в декодере команд ядра громадная CASE, внутри которой разным сигналам разные значения даются. А снаружи этого CASE при обработке прерываний стоит IF в котором одному из тех-же сигналов что-то другое присваивается. (+)
—
SM
(06.09.2002 16:35, 201 байт)
Понятно
—
Victor®
(06.09.2002 16:55,
пустое
)
Вот что книжка говорит (Altera MAX+PLUS II AHDL version 6.0 Nov.1995) и справочная система MAX PLUS+II. Похожая ситуация, IMHO
—
Victor®
(06.09.2002 17:04, 290 байт)
Точно не помню где читал, но Altera рекомендует использовать оператор CASE как альтернативу IF THEN
—
Victor®
(06.09.2002 09:18,
пустое
)
Это довольно удобная фича. (+)
—
ReAl
(05.09.2002 20:02, 1408 байт)
В хелпе от альтеры об этом есть? Или все эти вещи опытным путем получены?
—
SM
(05.09.2002 22:57,
пустое
)
Я не любитель использовать случайно обнаруженные фичи, которые случайно получились при очередной компиляции софта (+)
—
ReAl
(06.09.2002 17:35, 354 байт)
Я не любитель использовать случайно обнаруженные фичи, которые случайно получились при очередной компиляции софта (+)
—
ReAl
(06.09.2002 17:31,
пустое
)
По правилам AHDL - последнее утверждение A=VCC;(-)
—
misyachniy
(05.09.2002 14:15,
пустое
)
Не правда. Нет такого правила.
—
Щедрый
(05.09.2002 16:18, 455 байт)
Компилятор выбрасывает все IF'ы, в которых сигналам присваиваются их DEFAULT'ные значения. Это просто минимизация схемы.
—
Щедрый
(05.09.2002 16:38,
пустое
)
А если бы в моем примере не было бы DEFAULTS'ов ?
—
SM
(05.09.2002 18:24,
пустое
)
тогда A=GND; По умолчанию все сигналы дефалтятся на GND.
—
Щедрый
(05.09.2002 20:42,
пустое
)
Извиняюсь, описАлся A=VCC; А IF c GND будет выброшен.
—
Щедрый
(05.09.2002 20:44,
пустое
)
То есть на это можно закладываться, что действует последний IF из нескольких. А если например до IFа CASE стоит - тоже последний по тексту блок сработает из нескольких с выполненным условием?
—
SM
(05.09.2002 22:24,
пустое
)
Они _ВСЕ_ действуют. А при конфликте используется тот уровень, который противоположен прописанному в DEFAULTS.
—
ReAl
(06.09.2002 17:38,
пустое
)
Нашел еще один вариант трактовки(+)
—
misyachniy
(06.09.2002 14:08, 419 байт,
ссылка
)
То бишь если есть конфликт, то "ни нам ни вам" ?
—
SM
(06.09.2002 16:39,
пустое
)
Спасибо. А то я как раз такого правила и не нашел в хелпах по максплюсу.
—
SM
(05.09.2002 14:28,
пустое
)
Вопрос к специалистам по Verilog-у (+)
—
Nicky
(05.09.2002 08:50, 879 байт)
есть куча методов
—
yes
(05.09.2002 11:42, 416 байт)
Ответ: Есть, и по моему, лучше сделано чем в VHDL.
—
Pashka
(05.09.2002 10:04, 67 байт)
Ответ: А в каких средствах разработки это поддерживается?
—
Nicky
(05.09.2002 11:20,
пустое
)
Ответ: В Modelsim'е работает, в Verilog XL тоже
—
Pashka
(05.09.2002 11:44,
пустое
)
Ответ: Спасибо, попробую.
—
Nicky
(05.09.2002 14:25,
пустое
)
Ответ: А в каких средствах разработки это поддерживается?
—
Nicky
(05.09.2002 11:18,
пустое
)
Xilinx ISE 4.2, ChipScope (Pro) 4.2, System Generator 2.2. Email внутри.
—
Vlad_23
(05.09.2002 06:49, 19 байт)
Есть ли какие нить средства разработки совместимые/наподобии ALTERA MAX PLUS II под линукс?
—
Vox
(04.09.2002 20:20, 88 байт)
Ответ: Quartus-II от Altera & ModelSim от MG
—
asoneofus
(05.09.2002 14:26,
пустое
)
судя по содержимому ftp://ftp.altera.com/pub/software/ они делают юниксовые версии. Но где взять....
—
SM
(05.09.2002 14:06,
пустое
)
там же и берут - только в другом каталоге - смотри в конфе - уже сто раз про это писали
—
net
(05.09.2002 14:28,
пустое
)
Про Altera не слышал, но на Solaris я видел следующее:
—
jayvee
(04.09.2002 20:23, 100 байт)
Помогите разобраться с CRC алгоритмом
—
Arhipov
(04.09.2002 13:47, 102 байт)
Ваша настойчивость (или занудность ?) достойна лушчего применения.
—
Stewart Little
(04.09.2002 16:43, 1121 байт)
Ответ: Если не затруднит то про таблицу мне тоже интересно
—
Arhipov
(04.09.2002 17:37, 35 байт)
Программа для расчета LUT CRC16
—
Stewart Little
(05.09.2002 10:36, 1033 байт)
Запустил я программу. Только вот не сходиться то что посчитала программа и я побитно
—
Arhipov
(05.09.2002 12:55, 156 байт)
Какую программу Вы запускали ? И что именно Вы считали побитно ?
—
Stewart Little
(05.09.2002 17:12, 2349 байт)
Ответ:
—
Arhipov
(05.09.2002 18:15, 544 байт)
Вы лучше с алгоритмом разбирайтесь, а не тупо программы запускайте.
—
Stewart Little
(06.09.2002 11:34, 249 байт)
Ответ:
—
Arhipov
(10.09.2002 10:42, 529 байт)
http://www.easics.com/webtools/crctool
—
Elresearch
(04.09.2002 14:13,
пустое
)
Ответ:
—
Arhipov
(04.09.2002 15:30, 174 байт)
Помогите найти ошибку
—
3.14
(04.09.2002 08:55, 1784 байт)
Не в тему. На некоторых мамках адрес 100H - 10FH уже используется.
—
A_K_B
(04.09.2002 10:56,
пустое
)
2Axh, 2Bxh - свободны...
—
Виктор Юрченко
(05.09.2002 10:47, 140 байт)
Ответ:
—
andrew_b
(04.09.2002 09:58, 1460 байт)
Продолжение
—
3.14
(04.09.2002 16:42, 1346 байт)
Ответ: Зачем так-то???
—
andrew_b
(04.09.2002 17:35, 684 байт)
Ни у 3.14 ни у Andrew_B не нашел сигнала AEN. Дешифрация портов должна выполнятся при AEN=0(-)
—
misyachniy
(04.09.2002 15:12,
пустое
)
Заполнить форму для отправки сообщения
|||
Телеконференции
|||
Главная страница
|||
Конференция без кадра
|||
Архив без кадра