[an error occurred while processing this directive]
|
VHDL сделал свое дело. Задумавывшийся для моделирования цифровых систем в 87 году, он пропыхтел уже добрых 15 лет, последний раз обновившись в 93. И теперь он выглядит просто неуклюжим мамонтом с кучей рудиментов, неоправданно сложным синтаксисом и конструкциями.
В тоже время Verilog - гораздо более современный, построенный с учетом ошибок VHDL-я язык, обновленный в 2001 году, как нельзя лучше подходит для практической работы. Все что можно сделать на VHDL, можно сделать и на Verilog. Только проще. Весь инструментарий (известный мне), поддерживает Verilog также, как и VHDL.
Да, на VHDL уже много чего написанно, так просто от него не откажешся,
но начинать новые проекты лучше на Verilog. Плюс недавно написали вполне нормальный конвертер VHDL->Verilog.
Закачать его можно тут: www.ocean-logic.com/downloads.htm.
Так что, ИМХО, работать надо на Verilog, а VHDL - для расширения кругозора и понимания старых манускриптов.
E-mail: info@telesys.ru