[an error occurred while processing this directive]
«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Страницы:
Текущая
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
Новое сообщение
Регистрация
Телеконференции
——> Выберите конференцию
Микроконтроллеры <03.01.2024 22:59>
Программируемые логические схемы <03.01.2017 20:54>
Языки описания аппаратуры (VHDL и др.) <23.12.2018 20:16>
Цифровые сигнальные процессоры (DSP) <31.08.2023 09:00>
Аналоговая схемотехника <16.06.2022 18:58>
Голосования <08.12.2022 22:35>
Господа! Кому не жалко намыльте файлы поддержки 16 битных EPROM для программатора FlexPro.
—
Hornet
(21.07.2004 16:43,
пустое
)
А у производителя на сайте что, нет???
—
ReAl
(21.07.2004 16:53,
пустое
,
ссылка
)
Это минимальный комплект без поддержки 16 битных EPROM
—
Hornet
(21.07.2004 17:36,
пустое
)
Подскажите по моделированию в ISE
—
Виктор
(21.07.2004 02:10, 269 байт)
В приведенном коде нет сигнала d_out
—
Gate
(21.07.2004 15:39,
пустое
)
Кусок кода ....
—
Виктор
(21.07.2004 13:54, 959 байт)
Какой смысл в (+)
—
andrew_b
(21.07.2004 14:20, 179 байт)
издержки программирования на ЯВУ для uC наверное:)
—
xex
(21.07.2004 22:47,
пустое
)
Так dout постоянно принимает значения REG? Если бы dout был variable то такой номер прошёл бы.
—
zlyh
(21.07.2004 14:12,
пустое
)
Все телепаты в отпуске. Кусок кода в студию.
—
andrew_b
(21.07.2004 08:19,
пустое
)
Подскажите пожайлуста. Как сделать задержку на VHDL?
—
Саша100
(20.07.2004 11:16, 564 байт)
все правильно - задержки могут быть только кратны тактовой частоте
—
yes
(20.07.2004 15:35, 43 байт)
Ответ: Спасибо!
—
Саша100
(20.07.2004 18:08,
пустое
)
Господа, помогите чайнику пжста
—
Любопытный велосипедист
(20.07.2004 11:14, 678 байт)
Ответ: вот пример
—
UIC
(20.07.2004 15:26, 779 байт)
Пасибо!
—
Любопытный велосипедист
(20.07.2004 16:04,
пустое
)
Ответ: вот пример
—
UIC
(20.07.2004 15:25, 779 байт)
Как для Cyclon`a назначать LVDS выходы?
—
Dimon
(20.07.2004 10:11,
пустое
)
как на VHDL записать такую штуку?
—
xex
(19.07.2004 20:12, 255 байт)
ну и еще - RTL этот имеет только познавательное значение - мэпер все-равно все переделает...
—
yes
(20.07.2004 15:37,
пустое
)
вопрос был в том
—
xex
(20.07.2004 14:16, 225 байт)
можно AND_REDUSE(adr_lo) в STD_LOGIC_MISC, а вообще чтобы красиво писать - учите verilog :)
—
yes
(20.07.2004 15:32,
пустое
)
REDUCE конечно...
—
yes
(20.07.2004 15:33,
пустое
)
Это (+)
—
SM
(20.07.2004 00:04, 96 байт)
притом что необходима языковая конструкция...причем тут констрейны и тайминги?
—
xex
(20.07.2004 14:14,
пустое
)
А притом, что синтезатор наплюет на конструкции, и все равно сделает так, как считает нужным (+)
—
SM
(20.07.2004 16:57, 145 байт)
Help! Помогите с текстом на VHDL - горю.
—
Виктор
(17.07.2004 03:00, 175 байт)
причем тут VHDL.... большая проблема соединить выбор кристалла к плисухе?
—
filin
(18.07.2004 20:03,
пустое
)
При том, что задание - сделать это на ISE Spartane и не из биб. элементов , а написать на VHDL.
—
Виктор
(18.07.2004 22:02,
пустое
)
А что это за ошибка в ISE?
—
Виктор
(17.07.2004 03:07, 130 байт)
ПЗУ внутри или снаружи ПЛИС?
—
-=Sergei=-
(19.07.2004 09:32,
пустое
)
Внутри.
—
Виктор
(19.07.2004 12:47,
пустое
)
VHDL подключение компонет
—
Сергей_Н
(16.07.2004 18:23, 389 байт)
Пример дайте пожалуйста
—
zlyh
(16.07.2004 18:53,
пустое
)
вот
—
Сергей_H
(16.07.2004 19:03, 2218 байт)
p.s. это пока заготовки. на реализацию не смотрите. я просто хочу понять смысл (+)
—
Сергей_H
(16.07.2004 19:05, 45 байт)
Ответ:
—
zlyh
(19.07.2004 13:13, 751 байт)
спасибо!
—
Сергей_H
(19.07.2004 16:14,
пустое
)
или же все сигналы физические внешние необходимо обяъвлять в одной главной entity а потом их раскидывать по более низшим?
—
Сергей_H
(16.07.2004 18:28,
пустое
)
У кого есть IP ядра?
—
plisik
(16.07.2004 14:39, 72 байт)
Ответ: Может случайно РСI Х есть ?
—
PCI X
(18.07.2004 21:08,
пустое
)
На халяву что-ли?
—
CS
(16.07.2004 22:41,
пустое
)
Ответ: Договориться всегда можно.
—
plisik
(17.07.2004 10:44,
пустое
)
MeP ConvergenSC Design Kit. System
—
ElenaRo
(16.07.2004 05:34, 214 байт,
ссылка
)
Занимался ли кто-нибуть разработкой ADPLL (All Digital PLL)? Поделитесь пожалуйста ссылками на литературу по этим устройствам или на Verilog (VHDL) коды.
—
UIC
(15.07.2004 15:39,
пустое
)
Алгоритм или автомат для ЦУ шины PCI
—
Steward
(15.07.2004 12:38, 331 байт)
Громоздкая. www.opencores.org
—
zlyh
(15.07.2004 14:45,
пустое
)
Ищу ключ к EDK 6.2. Если не тяжело будет, то вышлите на e.mail. Заранее благодарен
—
stv
(15.07.2004 11:05,
пустое
)
как на VHDL записать импульс в 1 клок ?
—
Romario
(14.07.2004 22:16, 103 байт)
Ответ:
—
andrew_b
(15.07.2004 08:57, 230 байт)
не понял немного
—
Romario
(15.07.2004 14:02, 109 байт)
стоп...кажется понял!:)
—
Romario
(15.07.2004 14:04,
пустое
)
поделитесь логикой использования LPM_FIFO алтеровской на VHDL не могу сообразить:(
—
ВладимирК
(14.07.2004 18:03,
пустое
)
с примером чтения и записи если не трудно
—
ВладимирК
(14.07.2004 18:04,
пустое
)
Помотиге кто-нить,PLZ. Надо в Verilog-е описать RAM с регистровым адресом и выходом. ...
—
sva
(14.07.2004 17:53, 386 байт)
Попытка обучения №3
—
Интересно
(14.07.2004 13:18, 2493 байт)
Совет.
—
V61
(14.07.2004 16:25, 560 байт)
Здравствуйте! Вопрос:
—
Интересно
(14.07.2004 19:03, 192 байт)
Легче изменять.
—
V61
(15.07.2004 11:23, 193 байт)
Ответ:
—
Интересно
(15.07.2004 12:25, 110 байт)
Ловите
—
V61
(15.07.2004 12:38,
пустое
)
Ответ: А мне можно посмотреть ?
—
IEEE
(20.07.2004 09:48, 20 байт)
Зачем пихать в процесс лишние сигналы (+).
—
andrew_b
(14.07.2004 13:44, 254 байт)
Ответ:
—
Интересно
(14.07.2004 14:04, 231 байт)
Atmel System Designer
—
AlexMart
(14.07.2004 10:12, 90 байт)
Все есть. Пиши в мыло.
—
Stewart Little
(19.07.2004 15:44,
пустое
)
Тема еще жива ? т.е : Atmel System Designer нашли ? если нет то смогу помочь.
—
AlexGrm
(18.07.2004 09:43,
пустое
)
Atmel System Designer
-
НЕЗНАКОМЕЦ
(13.10.2008 21:02:7
195.208.240.28
, 267 байт)
Кому интересно и надо: на ftp Aldec выложили active-hdl6.2 full.
—
Apast
(14.07.2004 05:30,
пустое
,
ссылка
)
Помогите со спецификацией
—
inf
(13.07.2004 22:35, 52 байт)
Ответ: soft@fpga.ru
—
cioma
(07.08.2004 17:49,
пустое
)
www.evm90.com/dpll/dpll.zip.
—
PUGACH
(09.07.2004 21:31, 41 байт)
Ответ:
—
wr
(10.02.2006 12:28
61.149.138.150
,
пустое
)
Ответ:
—
wr
(10.02.2006 12:25
61.149.138.150
, 3 байт)
Ответ:
—
(10.02.2006 12:24
61.149.138.150
,
пустое
)
Это случайно не "Perfomance of Binary Quantized All Digital Phase-Locked Loop with a New Class of Sequential Filter". Есть в виде JPG. Но качество не очень. Надо Finereader-ом причесывать.
—
Victor®
(14.07.2004 11:42,
пустое
)
Ответ: там ссылка на Verilog- описание этого ФАПЧ, а что у тебя на JPG?
—
Ruggo
(22.07.2004 17:19,
пустое
)
Ответ: Там ссылка давно уже не рабочая. Если кто имеет - зашлите мне на мейл тоже
—
IEEE
(10.07.2004 09:53,
пустое
)
У меня такая же проблема - очень нужен dpll.zip, а ссылка не работает
—
Ruggo
(22.07.2004 17:16,
пустое
)
Придет автор из отпуска, мож расщедриися....
—
SM
(11.07.2004 22:06,
пустое
)
DPLL
—
PUGACH
(09.07.2004 21:20, 49 байт)
Ничего не понял. Как свою функцию цифровой ФАПЧи сделать? Так наберите на гугле digital PLL - кучу ссылок получите. Или как встроенный ФАПЧ (который не D) задействовать?
—
svf
(10.07.2004 00:39,
пустое
)
Ответ:
—
PUGACH
(12.07.2004 15:53, 86 байт)
Лучше обрисуйте задачу. А так - посмотрите для начала
—
svf
(13.07.2004 00:21, 369 байт)
Ответ:
—
PUGACH
(13.07.2004 18:05, 297 байт)
И какие параметры у этого сигнала? Это вообще в ПЛИС реализуемо?
—
svf
(15.07.2004 00:50,
пустое
)
Ответ:
—
PUGACH
(15.07.2004 13:27, 166 байт)
Ответ:
—
f
(13.07.2004 01:08,
пустое
)
Как вести проект на VHDL из нескольких файлов (Sympl_PRO)?
—
не пинайте
(09.07.2004 18:20, 399 байт)
пардон...дошло...надо правильно выставить очередь компиляции!:)
—
не пинайте
(09.07.2004 18:34,
пустое
)
сделать package?
—
не пинайте
(09.07.2004 18:25,
пустое
)
Попытка обучения №2.
—
Интересно
(08.07.2004 12:07, 948 байт)
на какой адрес слать литературу? zlyhсобакаicmailточкаru
—
zlyh
(08.07.2004 13:59,
пустое
)
gramophonсобакаmailтчкru
—
Интересно
(08.07.2004 14:18,
пустое
)
Внесите выражения для t и c под Clk.
—
A_S_N
(08.07.2004 13:33, 33 байт)
Получилось! Но вопрос остался: как все-таки завести сигнал на синхронный сброс триггера?
—
Интересно
(09.07.2004 12:44,
пустое
)
Какой синтезатор, какое семейство?.
—
A_S_N
(09.07.2004 14:20, 456 байт)
Семейство SPARTANXL, пакет F2.1 (антиквар, но другого пока нет). В схематик есть примитив FDRE, значит можно построить счетчик и завести сигнал t на синхронный сброс. Как это сделать на vhdl?
—
Интересно
(12.07.2004 16:04,
пустое
)
Синхронный сброс - это логика + триггер. Он у Вас уже есть.
—
A_S_N
(12.07.2004 17:07, 452 байт)
По моему в FF spartan нет синхронного сброса.
—
V61
(12.07.2004 16:37, 56 байт)
Точно. Лажанулся. Работаю в схеметик и привык к спартан2, а на vhdl нет лицензии на спартан2, только спартан хл, но для учебы достаточно.
—
Интересно
(12.07.2004 17:11,
пустое
)
Недостаточно. Лучше возмите ISE + нормальный синтезатор.
—
A_S_N
(13.07.2004 09:21, 497 байт)
Зачем же учиться на том, что уже не применяется.
—
V61
(12.07.2004 17:56, 34 байт)
Волнует давно проблема параметризации логарифма
—
mazzi
(07.07.2004 16:09, 448 байт)
Функция вычисления логарифма для Verilog'а есть в пакете Quartus в примерах программ!
—
VitalSPB
(26.05.2006 15:39
84.52.71.151
,
пустое
)
Правда не верилог, но (+)
—
SM
(07.07.2004 20:41, 142 байт)
На предыдущей странице
—
V61
(07.07.2004 17:13,
пустое
)
что-то я там этого не нашел, люди говорят о графах и т.д. дайте ссылку, плс
—
mazzi
(07.07.2004 17:39,
пустое
)
Там был вопрос как раз по счетчикам,
—
V61
(07.07.2004 17:53, 147 байт,
ссылка
)
Где нахаляву можно взять синтезатор и симулятор SystemC?
—
mazzi
(07.07.2004 14:48, 137 байт)
Напимер, SC умеет ModelSim, правда не под Виндой.
—
andrew_b
(07.07.2004 15:13,
пустое
)
Очень люблю :) AHDL-6.2, как его настроить под Windows? где и какой компилятор взять? с синтезатором как?
—
mazzi
(07.07.2004 16:00, 105 байт)
Кстати компилятор (+)
—
разведка
(07.07.2004 21:05, 54 байт)
Ответ (+)
—
SM
(07.07.2004 20:45, 187 байт)
А берут там (+)
—
разведка
(07.07.2004 20:56, 232 байт)
спасибо, качаю, осталось только в Linux перейти :)
—
mazzi
(08.07.2004 12:04,
пустое
)
Сразу предупредю (+)
—
SM
(08.07.2004 12:23, 110 байт)
Конструкция For в Верилоге, интересная ситуация (+)
—
-=Sergei=-
(07.07.2004 12:25, 1035 байт)
Так и должно быть, ведь Вы написали data < 255. RTFM (-)
—
Tiro
(07.07.2004 17:19,
пустое
)
Писал и "<" и "<=". STFI, всмысле снизу написано :)))
—
-=Sergei=-
(07.07.2004 18:33, 226 байт)
Вы задумывались над тем, что описывате? (+)
—
Tiro
(08.07.2004 01:04, 668 байт)
Все проехали (+)
—
-=Sergei=-
(08.07.2004 09:56, 199 байт)
Может быть, надо указать условием <=?
—
A_S_N
(07.07.2004 13:19,
пустое
)
Тогда зацикливается цикл по data
—
-=Sergei=-
(07.07.2004 13:31, 368 байт)
Это нормально, а что Вас смущает.
—
V61
(07.07.2004 14:06, 165 байт)
Смушает то, что
—
-=Sergei=-
(07.07.2004 14:37, 213 байт)
Может быть вот так? Мухи отдельно, котлеты отдельно :). Какие мнения ?
—
A_S_N
(07.07.2004 15:01, 634 байт)
I и J все равно должны иметь большую разрядность чем address и data
—
-=Sergei=-
(07.07.2004 18:35,
пустое
)
Начинаю изучать…VHDL. Помогите плз. Как описать 10р-счетчик, который считает 0-759, и при состоянии 400 на дополнительный выход выставляет “1” ?
—
Интересно
(07.07.2004 12:09,
пустое
)
Ответ: вот это даже синтезироваться должно без особых проблем
—
V
(07.07.2004 13:22, 1033 байт)
Ответ: Одна строка в коде исказилась
—
V
(07.07.2004 13:26, 175 байт)
Ответ: опять двадцать пять!!!!
—
V
(07.07.2004 13:27, 214 байт)
В entity объявлено Value : out std_logic_vector(9 downto 0). Где это в architecture?
—
Интересно
(07.07.2004 15:51,
пустое
)
Наверно так.
—
A_S_N
(07.07.2004 13:13, 436 байт)
лучше так
—
vad
(12.07.2004 13:26, 616 байт)
Пришлите кто-нить пилюлю для Актив-ХДЛ 6.2 СП1. У меня есть какой-то - говорит, не те файлы.
—
Сидоргек
(07.07.2004 11:47,
пустое
)
Я только тебя могу послать ,Хочеш?
—
nеt
(11.07.2004 08:12,
пустое
)
И мне, если можно...
—
OVR
(03.08.2004 14:02,
пустое
)
Скиньте пожалуйста любой ("покрасивее") VHDL проект листов на 15(можно больше). Очень нужно.
—
dsw
(06.07.2004 19:53, 25 байт)
Куда уж красивее. А есть еще www.opencores.org. Там и VHDL, и Verolog, и SystemC.
—
A_S_N
(06.07.2004 21:36,
пустое
,
ссылка
)
Спасибо!
—
dsw
(15.07.2004 07:33,
пустое
)
Библиотеки для Xilinx нет ли у кого?
—
Виктор
(05.07.2004 21:58, 126 байт)
Ответ:
—
ОС
(06.07.2004 09:54, 91 байт)
Ответ:
—
Виктор
(07.07.2004 15:34, 51 байт)
Ответ:
—
ОС
(07.07.2004 18:43, 18 байт)
ОК.
—
Виктор
(08.07.2004 16:30,
пустое
)
слушайте люди может кто то знает что с этой траблой делать. при запуске Active HDL 5.1 прога матерится на меня следующим образом "You do not have valid license to run TCL scripting" (че то типа левой лицензии...) хотя вроде делал усе как по инструкции(+)
—
va92
(05.07.2004 21:32, 512 байт)
Ответ: смени версию до 6
—
maegg
(07.07.2004 09:49,
пустое
)
а че с Active HDL 6 проблем меньше??? и вобще кто что скажет про шестую версию
—
va92
(07.07.2004 11:01,
пустое
)
Если Вы вдруг работаете с Альтерой, то Квартус 4 нормально поддерживается только в 6.2 СП1 (таблетку для которого никак не могу найти).
—
Сидоргек
(07.07.2004 11:58,
пустое
)
Как задать для Cool Runner II открытый коллектор ?
—
d_y
(05.07.2004 13:58, 188 байт)
Во народ с ума сходит . К чему бы это ?
—
nеt
(11.07.2004 09:07,
пустое
)
SD Device Controller Core
—
satcon
(03.07.2004 16:26, 181 байт)
Ответ: а поподробнее(+)
—
rts778
(11.07.2004 19:43, 38 байт)
Умножение на ИМС
—
YuryD
(02.07.2004 17:42, 205 байт)
А почему не можете библиотечные? LPM_MUL например строит и комбинаторные умножители.
—
SM
(02.07.2004 18:43,
пустое
)
А почему не можете библиотечные
—
SM
(02.07.2004 18:43,
пустое
)
a <= signed(b)*signed(c);
—
V61
(02.07.2004 18:02,
пустое
)
Вопрос по VHDL-конструкции with ... select
—
cms
(02.07.2004 17:37, 443 байт)
Можно,
—
V61
(02.07.2004 17:53, 130 байт)
Заполнить форму для отправки сообщения
|||
Телеконференции
|||
Главная страница
|||
Конференция без кадра
|||
Архив без кадра