[an error occurred while processing this directive]
«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Страницы:
Текущая
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
Новое сообщение
Регистрация
Телеконференции
——> Выберите конференцию
Микроконтроллеры <03.01.2024 22:59>
Программируемые логические схемы <03.01.2017 20:54>
Языки описания аппаратуры (VHDL и др.) <23.12.2018 20:16>
Цифровые сигнальные процессоры (DSP) <31.08.2023 09:00>
Аналоговая схемотехника <16.06.2022 18:58>
Голосования <08.12.2022 22:35>
Как можно AHDL 6.1 объяснить, что у меня символ "black box" и есть только .ngc файл этого символа. Спасибо!
—
Shatun
(25.07.2003 09:25, 108 байт)
пакет ментор графикс
—
Алексадр
(24.07.2003 12:14, 189 байт)
Канешно давно не юзал Mentor. Но говно не становится сахаром!? Дело вкуса!
—
Rotten
(25.07.2003 18:05,
пустое
)
Пытаюсь передать 64bit integer из dll в VHDL testbench для моделирования(через вызов функции). В VHDL тип integer ограничен 32bit, что делать? Передавать данные через файл не хотелось бы. Спасибо.
—
miki
(24.07.2003 12:02,
пустое
)
А если передать как два 32-х битных числа?
—
dsmv
(24.07.2003 14:58,
пустое
)
Внятная статья, посвященная сравнению VHDL vs Verilog:
—
cms
(23.07.2003 14:52, 966 байт,
ссылка
)
Ну блиннн. Сравнения! Да такой бумагой жопу вытереть страшно....
—
Rotten
(25.07.2003 19:18,
пустое
)
Мужик, у тебя мама был? Что ж ты злой как собака?
—
andrew_b
(28.07.2003 10:39,
пустое
)
"Говна больше нельзя...
—
Fat Robot
(23.07.2003 17:11, 64 байт)
Похоже в этой конференции грубость является нормой. А жаль.
—
Valeri
(24.07.2003 10:27,
пустое
)
Да нет (+)
—
andrew_b
(24.07.2003 11:41, 81 байт)
Ответ: А статейки такие, это не грубость? :)
—
asoneofus
(27.07.2003 23:16,
пустое
)
Аргументируйте, плз. А на правду только дураки обижаются.
—
cms
(28.07.2003 14:05,
пустое
)
Ага C тоже всё никак не сдохнет, а всё потому что был сделан с конкретной целью, а не для всеобщей крутизны. Так и Verilog :)
—
Thunder
(29.07.2003 14:29, 253 байт,
ссылка
)
Ни поньял...
—
andrew_b
(28.07.2003 10:40,
пустое
)
Студенческая группа пытается вникнуть в работу PCI. Это не курсовой...
—
Tolmach
(22.07.2003 21:09, 327 байт)
Посмотри здесь
—
DmitriP
(23.07.2003 16:52,
пустое
,
ссылка
)
Ответ:
—
KA
(23.07.2003 09:42, 127 байт,
ссылка
,
картинка
)
Огромное спасибо за линки.
—
Tolmach
(23.07.2003 14:07,
пустое
)
Хм.. чё-то *.rar не открывается
—
Fanta
(23.07.2003 11:32,
пустое
)
V 3.x
—
KA
(23.07.2003 14:01,
пустое
)
Интересно, а есть какой общепринятый стандарт на форматирование VHDL файлов (отступы, большие/маленькие символы и т.п.)? Что-то поиск в Инете ничего не дал путного. Что так все запущено?
—
Victor®
(22.07.2003 11:37,
пустое
)
Ответ: Для coverage выработаны рекомендации - см ссылку
—
near
(23.07.2003 12:41,
пустое
,
ссылка
)
Посмотри ALDEC. Очень приятно смотрится.
—
KA
(22.07.2003 18:19,
пустое
)
А в каком другом языке подобный стандарт есть? Кроме Питона, у которого отступы являются частью синтаксиса, я ничего подобного не знаю.
—
andrew_b
(22.07.2003 12:23,
пустое
)
Ну со стандартом я погарячился. Но например на www.opencores.org есть рекомендации по оформлению, но как я понимаю это как в какой конторе заведено (есть какой-то Alcatel VHDL Style Guide - но найти его не смог, наверное внутренний стандарт).
—
Victor®
(22.07.2003 13:01,
пустое
)
~~~Счетчики с произвольным мод. счета на AHDL~~~
—
porcupine
(22.07.2003 05:25, 967 байт)
Ответ:
—
SM
(22.07.2003 10:22, 555 байт)
Ответ:
—
porcupine
(22.07.2003 19:59, 30 байт)
Что, денег отослал? :)
—
Отделение 13
(23.07.2003 10:54,
пустое
)
Если бы. Еще пачку вопросов :))))
—
SM
(23.07.2003 12:18,
пустое
)
А звучало так обнадеживающе ;)
—
Отделение 13
(23.07.2003 14:53,
пустое
)
Ответ:
—
porcupine
(23.07.2003 14:10, 33 байт)
Нет, конечно.
—
SM
(23.07.2003 15:38,
пустое
)
Ответ:
—
porcupine
(23.07.2003 14:10, 33 байт)
Ответ:
—
porcupine
(22.07.2003 05:29,
пустое
)
Ответ: ~~~Счетчики с произвольным мод. счета на AHDL~~~
—
porcupine
(22.07.2003 05:27, 56 байт)
Памагите неспецу! Наткнулся на странный оператор ( или бог его знает что): a<=sxt(c,d). What is it? Чего-то я про этот sxt нигде информации не нашел.
—
некто
(21.07.2003 17:58,
пустое
)
sxt -- sign extension, определена в библиотеке ieee, в пакете std_logic_arith
—
Игорь
(22.07.2003 12:01,
пустое
)
это VHDL
—
некто
(21.07.2003 17:59,
пустое
)
Поищи в библиотеках. По моему это функция расширения знака
—
DmitriP
(21.07.2003 19:35,
пустое
)
И еще вопросик - а что такое EDN? И где можно почитать о правильном его употреблении?
—
Марат
(21.07.2003 13:43,
пустое
)
Может кто поможет молодому и неопытному. Начал пользовать ISE вкупе с ModelSim. Не пойму зачем мне SDF файлы, если есть библиотеки simprim? Кстати, а где почитать об синтаксисе SDF? И вообще - корректна ли информация в simprim о временных задержках - я слышал, что вроде как для DLL библиотеки врут.
—
Марат
(21.07.2003 13:40,
пустое
)
В SDF находятся реальные задержки. Эти задержки применяются симулятором к компонентам библиотеки simprim. Если SDF не применять, то будет моделирование без реальных задержек.
—
andrew_b
(21.07.2003 13:47,
пустое
)
а про остальное?
—
Марат
(21.07.2003 13:55,
пустое
)
А самому поискать? Юзайте google - он рулез :-)
—
andrew_b
(21.07.2003 14:17,
пустое
)
Foreign Language Interface (FLI)
—
Kuka
(18.07.2003 13:47,
пустое
)
I'm sorry. Где можно почитать по сабжу ? Желательно для особо бестолковых... :-)
—
Kuka
(18.07.2003 13:49,
пустое
)
ModelSim(5.7) docs: FLI reference.
—
cms
(18.07.2003 14:25,
пустое
)
Этот материал смотрел. Как жизнь в него вдохнуть... Подробности, примеры хочется посмотреть...
—
Kuka
(18.07.2003 14:53,
пустое
)
спасибо за IEEE Ref Man Не думал, что будет так легко
—
Anton
(18.07.2003 12:10,
пустое
)
Товарищи, никто не знает, есть ли VHDL-колорер (подсветка синтаксиса) для Far'a?
—
cms
(18.07.2003 12:10,
пустое
)
Скачай последнюю библиотеку Colorer - там есть и VHDL и Verilog.
—
Ace-X
(20.07.2003 19:17,
пустое
,
ссылка
)
Ответ: Актуально!
—
Safonov
(19.07.2003 09:15, 105 байт)
Сам написал. Если кому интересно - могу выслать, только readme допишу :)
—
cms
(18.07.2003 14:16,
пустое
)
И еще колорер для ModelSim'овских do-файлов. FAR - рулез форева!
—
cms
(18.07.2003 14:20,
пустое
)
Помогите выбрать плиз софт для процесса проектирования на VHDL для Altera (Flex10k), а то почитав этот форум я пришел к мысли что писать и симулировать VHDL в Max+ неоптимально. Заранее благодарен
—
Изучающий VHDL
(18.07.2003 11:37,
пустое
)
Ответ: При таких советах Вы еще долго будете осваивать!
—
Vjacheslav
(19.07.2003 19:29, 258 байт)
С Max II+ я и начал, но еще не реализована полная функциональность прибора, а уже задействованно более 90% лог. элементов, тогда как схемное описание требовало меньше ресурсов
—
Изучающий VHDL
(19.07.2003 23:11,
пустое
)
Чтобы дать хоть мало-мальски удобоваримый совет надо знать следующее: на каком устройстве предполагается имплементация (это существенно, т.к. если это CPLD, то будут играть существенную роль одни ограничения, если FPGA - другие), насколько большой проект надо реализовать, каковы, если есть, специальные требования к устройству, как-то PLL, память, требуемое быстродействие. А уж только после этого надо говорить о методах и средствах разработки...
—
Leoyv
(21.07.2003 01:14,
пустое
)
доработка прибора на CPLD- Altera Flex10KA10, без жестких требований - просто комбинационная логика
—
Изучающий VHDL
(21.07.2003 10:19,
пустое
)
Во-первых Altera Flex10KA10 не CPLD,а FPGA, во-вторых, что-же это за "просто комбинационная логика", занимающая 90% на не таком уж маленьком устройстве. Если можно пришлите код - очень уж все это подозрительно. У меня неколько лет назад на К20 был реализован довольно сложный контроллер последовательного интрфейса с большими ФИФО, и даже не приблизился к заполнению камня
—
LeoYv
(21.07.2003 14:23,
пустое
)
Ответ: код выслал
—
Изучающий VHDL
(22.07.2003 10:26,
пустое
)
OK, I will look at it tonight
—
Leoyv
(22.07.2003 18:41,
пустое
)
Ответ: Может быть выбрать ModelSim + LeonardoSpectrum ?
—
Изучающий VHDL
(19.07.2003 11:36,
пустое
)
Писать - квартус, симулировать - моделсим, синтезировать - чем хочешь.
—
cms
(19.07.2003 17:51,
пустое
)
Где можно скачать IEEE1076-1993 VHDL Reference Manual(бесплатно)
—
Антон
(17.07.2003 14:58,
пустое
)
Где можно скачать IEEE1076-1993 VHDL Language Reference Manual
—
Антон
(17.07.2003 14:40, 12 байт)
См. ссылку
—
Elresearch
(17.07.2003 14:59,
пустое
,
ссылка
)
Ответ: Спасибо! Elresearch за IEEE1076
—
Anton
(18.07.2003 14:39,
пустое
)
Большое спасибо. Обратимся к первоисточникам :) Ну а если изучать VHDL, то лучше по документации к синтезаторам :)))
—
cms
(17.07.2003 15:11,
пустое
)
Ответ: согласен - намного приятней( у synopsysa vhdlref.pdf - полно и в то же время доходчиво, у mentora - лаконичней) а первоисточники дочитывать впоследствии
—
jm
(18.07.2003 13:23,
пустое
)
Есть неплохой учебный курс по VHDL от известного автора
—
Valeri
(18.07.2003 11:47, 64 байт,
ссылка
)
Плохой. Единственное его достоинство - валяется на каждой помойке. Половина книги - калька спецификации с её е@анутым BNF-форматом, вторая половина - распечатка проджекта.
—
cms
(18.07.2003 14:28,
пустое
)
VHDL
—
Антон
(17.07.2003 14:32, 64 байт)
Может быть кто-нибудь поможет неучу с реализацией многоразрядных умножителей на VHDL? Принимается все - ссылки на исходники, сами исходники и любая другая информация ( хотелось бы узреть материалы уже прошедшие профпригодность синтезатором). А то я уже просто вешаюсь с Foundation.
—
ingalipt
(16.07.2003 15:46,
пустое
)
Собственно, говоря в чем проблема, хочешь самостоятельно -- делай. Арифметику знаешь со школы, двоичную арифметику знаешь, распиши пример для 4-х разрядных чисел подробно, все "именованые" алгоритмы умножения сами в голову и придут. На мой взгляд, самая лучшая схема -- "матричный умножитель с сохранением переноса"
—
Игорь
(17.07.2003 14:47,
пустое
)
Судя по 125МГц и 8ми битам конвейерный умножитель не интересует. Тогда умножитель Бута, дерево Уоллеса,...Книги:
—
zlyh
(17.07.2003 12:51, 434 байт)
А что по мнению Douglas Smith лучше? (это ради интереса, не надо спорить :-)
—
Victor®
(17.07.2003 14:34,
пустое
)
Ответ: было бы интереснее всего взглянуть на исходники ну или примерчики типа: VHDL и умножитель
—
ingalipt
(17.07.2003 13:41,
пустое
)
Вот чем "HDL Chip Design" хорош так тем что там море(!) примеров на обоих(!) языках. (И умножитель тоже). И без пустой трепотни.
—
zlyh
(18.07.2003 11:34,
пустое
)
А где можно поживиться этим "HDL Chip Design"?
—
ingalipt
(21.07.2003 11:46,
пустое
)
Тут
—
Pashka
(21.07.2003 17:21,
пустое
,
ссылка
)
Мне иногда очень помогает последовательный умножитель на сдвиговых регистрах. (+)
—
Pashka
(17.07.2003 10:05, 3091 байт)
Огромное спасибо. Это уже что-то. В VHDL я не силен - прямо хоть в ученики к вам подавайся.
—
ingalipt
(17.07.2003 11:43,
пустое
)
В Synopsys DesignWare есть все необходимое. Правда vhdl-исходники там чем-то зашифрованы :(
—
SM
(16.07.2003 15:50,
пустое
)
Хотелось бы написать самому, да так, чтобы XST в Foundation принял с распростертыми объятиями. Других САПРов не имеем.
—
ingalipt
(16.07.2003 16:06,
пустое
)
Самый простой способ - написать "звездочку", остальное все сделают синтезатор и разводчик.
—
andrew_b
(16.07.2003 17:03,
пустое
)
Что-то я не понял насчет "звездочки", если можно, поясните, пожалуйста - что это такое
—
ingalipt
(16.07.2003 18:16,
пустое
)
Ответ: Звездочка - это умножить: A <= B*C;
—
Slavko
(16.07.2003 18:51,
пустое
)
ЗВЕЗДОЧКА - это мой самый первый эксперимент - 125МГц для 8 разрядов на VirtexE, больше нуууу никак не удается. P.S: Virtex 2 Pro не предлагать
—
ingalipt
(17.07.2003 11:09,
пустое
)
А нужно иметь именно собственный текст умножителя? Почему бы не воспользоваться CoreGenом?
—
-=Sergei=-
(17.07.2003 11:28,
пустое
)
А если придется перескакивать на другой САПР? Да и специалист в цене, когда он действительно специалист а не просто кнопки нажимает.
—
ingalipt
(17.07.2003 11:46,
пустое
)
Если САПР не беред EDN, то это не САПР.
—
-=Sergei=-
(17.07.2003 12:07, 123 байт)
Очепятка, выше БЕРЕТ.
—
-=Sergei=-
(17.07.2003 12:08,
пустое
)
В EDN-е уже привязка к конкретной технологии(библиотеке). ingalipt хочет абстрактно. (Но, чтоб гнать придётся таки влезть в конечную реализацию(топологию).)
—
zlyh
(17.07.2003 12:28,
пустое
)
Только A, B и C должны быть типа SIGNED или UNSIGNED или INTEGER. Иначе синтезатор тебя не поймет.
—
DmitriP
(16.07.2003 19:46,
пустое
)
Это почему? (+)
—
andrew_b
(17.07.2003 11:08, 235 байт)
Если есть библиотека, в которой определена опреация умножения для STD_LOGIC_VECTOR, то да.
—
DmitriP
(17.07.2003 11:52, 131 байт)
Определена в ieee.std_logic_unsigned и в ieee.std_logic_signed
—
andrew_b
(18.07.2003 10:31,
пустое
)
Подскажите редактор для создания временных диаграмм на VHDL, для тестов?
—
Игорь
(16.07.2003 13:38, 308 байт)
SynaptiCAD
—
KA
(16.07.2003 14:04,
пустое
)
А взломаный можно найти?
—
Игорь
(17.07.2003 14:29,
пустое
)
можно
—
KA
(17.07.2003 15:07, 1030 байт)
Спасибо, но для версии 9.0, которую можно скачать на их сайте, это не подходит. Я уже нашел с помощью astalavista новый крак.
—
Игорь
(17.07.2003 20:13,
пустое
)
Кто-нибудь знает как справится с проблемой в FPGA Adv.?
—
Игорь
(16.07.2003 13:30, 223 байт)
Я пользуюсь FPGA Adv, и проблем с праметризацией пока нет. Можешь привести пример?
—
DmitriP
(16.07.2003 19:50,
пустое
)
Пожалуйста, пример:
—
Игорь
(17.07.2003 14:27, 828 байт)
По поводу "Error, lpm_WIDTH does not have an actual or default value."
—
DmitriP
(18.07.2003 10:23, 144 байт)
Я в самой библиотеке изменил, вроде работает. А в самой-то фирме-изготовителе такие вещи не проверяются, мне жаль тех кто пользуется лицензионными программами, столько стрессов им заготовлено, за большие бабки куплено, а неработает.
—
Игорь
(18.07.2003 12:51,
пустое
)
Если лицензионный софт,
—
DmitriP
(18.07.2003 14:11, 120 байт)
У Leonardo есть своя библиотека LPM(.\EXEMPLAR\LIB\lpm_components.vhd).
—
DmitriP
(17.07.2003 16:10, 506 байт)
Ситуация немного прояснилась, но кое-что осталось (+)
—
Игорь
(17.07.2003 20:10, 626 байт)
Ответ:
—
SAZH
(17.07.2003 14:44, 78 байт)
Большие -- это когда они становятся нечитаемыми и трудноизменяемыми из-за объема кода/компонентов. Долгий срок жизни -- когда успеваешь забыть как работает твоя схема и тебе надо заново в ней разбираться. Ясно, что это субъективные понятия. Я считаю, что по ним и надо оценивать САПР.
—
Игорь
(17.07.2003 14:58,
пустое
)
Ответ:
—
SAZH
(17.07.2003 15:24, 409 байт)
SM как то сообщал, что есть инструмент переводящий JEDEC файл для GAL в логическое описание. Конкретно интересует GAL16V8B. Спасибо.
—
misyachniy
(16.07.2003 11:48,
пустое
)
Ответ: В PLDShell есть такая возможность.
—
mura
(16.07.2003 11:57,
пустое
)
Скачал попробовал. Сконвертировал в PDS. Пишет что 16V8B = 85C220 и 11 ножку объявляет свободной. А по схеме OE.Ножки 13, 14, 15 не задействованы, а логические выражения есть. Где искать соответсвие?
—
misyachniy
(16.07.2003 16:02,
пустое
)
У меня было примерно так-же при разкорчевывании JEDEC'а от XDS510. Но при внимательном изучении кода в драйвере и схемы все встало на свои места. Может случай-то аналогичный?
—
SM
(16.07.2003 20:07,
пустое
)
Его и смотрю, программатор GAL у меня есть, но хочется затолкнуть ее внутренности в CPLD.
—
misyachniy
(17.07.2003 10:51,
пустое
)
Там OE нахрен не нужно, а якобы неиспользуемые ноги - используются в другом XDS'е (в POD'е 510-го PCI). Кажется то-ли для второго TDO, то-ли для второго TMS.
—
SM
(17.07.2003 11:58,
пустое
)
То есть можно не используемые выходные ноги игнорировать? А входные TBC_CS, PP_CS2, HPI_CS, TBC_INT также не учитывать?
—
misyachniy
(17.07.2003 12:52,
пустое
)
Учитывать только то, что влияет на задействованные выходные ноги
—
SM
(17.07.2003 14:15,
пустое
)
To Rotten. Я посмотрел на форуме дискуссию по языкам описания VHDL, Verilog и др. Не могли бы Вы дать мне свои соображения
—
Bill
(15.07.2003 08:54, 230 байт)
Как по мне (+)
—
SM
(15.07.2003 21:17, 1590 байт)
Согласен с SM.
—
cms
(15.07.2003 23:45, 1398 байт)
Не понял про счетчики... А про ABEL - вроде как он еще далеко до xilinx'а был, вместе с CUPL и PALASM.
—
SM
(16.07.2003 10:31,
пустое
)
У XILINX своя интерпретация.
—
KA
(16.07.2003 10:43,
пустое
)
Так про счетчики-то что? Например при синтезе AHDL->xport.exe->Synopsys DC он отлично оптимизирует дублированные регистры.
—
SM
(16.07.2003 12:02,
пустое
)
Так вы про что, про Verilig или AHDL. AHDL мёртв или почти мёртв. И начинать с него не надо.
—
KA
(16.07.2003 13:42,
пустое
)
Я всего-то хотел узнать про проблему со счетчиками поподробнее. А про AHDL (+)
—
SM
(16.07.2003 14:33, 1145 байт)
Ответ (+)
—
andrew_b
(16.07.2003 14:57, 213 байт)
Еще раз (+)
—
SM
(16.07.2003 15:46, 312 байт)
Это всё равно, что АСМ в С конвертировать
—
KA
(17.07.2003 02:28, 388 байт)
Не скажите (+)
—
SM
(17.07.2003 08:57, 885 байт)
Есть же разные Компиляторы С. И синтаксис у них не всегда во всём одинаков. И весь МИР работает. И ничего страшного нет. Сколько людей столько мнений.
—
KA
(17.07.2003 09:56,
пустое
)
C "C" - проще. Различаются только прагмы да всякие типа "__far". дефайнами объявил в одном месте - и все. С верилог куда более все запущено.
—
SM
(17.07.2003 11:01,
пустое
)
Пять копеек от XILINX у них свой ABEL был и есть. Очень маленький пример уже неоднократно повторял. Нельзя на AHDL из двух счётчиков один получить. Всегда будет два, а на VHDL Verilog можно.
—
KA
(16.07.2003 00:18,
пустое
)
Ответ:
—
SAZH
(15.07.2003 14:37, 113 байт)
Ответ: Спасибо! А как насчет Verilog?
—
Bill
(15.07.2003 15:58,
пустое
)
Ответ:
—
SAZH
(15.07.2003 16:12, 477 байт)
Странный какой-то вывод. Зачем осваивать то, что "сильно не дотягивает"? :-)
—
andrew_b
(15.07.2003 16:41,
пустое
)
Ответ:
—
SAZH
(15.07.2003 16:58, 21 байт)
Чего тут пояснять?
—
andrew_b
(15.07.2003 17:10, 422 байт)
Ответ:
—
SAZH
(15.07.2003 17:23, 179 байт)
Ответ: так отчего же вы за этот первичный уровень такую пропаганду ведете? давайте переходить на вторичный и дальше, дальше...
—
jm
(15.07.2003 18:06,
пустое
)
VHDL - поолный отстой!!!
—
cms
(15.07.2003 12:54, 854 байт)
Уж не знаю как вам так повезло с VHDL.
—
KA
(15.07.2003 14:04, 432 байт)
Ответ: товарищ прав...
—
jm
(15.07.2003 13:45, 1098 байт)
Ха-ха. Что бы в ручную перебирать биты, на VHDL переползать не обязательно :)
—
cms
(15.07.2003 14:46, 1177 байт)
Ответ: тугой я сегодня - так и не понял
—
jm
(15.07.2003 15:22, 908 байт)
Мне, чтобы писать код, нужен текстовый редактор. Любой, даже самый простой. А тебе для рисования что надо? Специальную тулзу.
—
andrew_b
(15.07.2003 14:54,
пустое
)
Ж))) Программный код - он по сути своей последователен, и воспиринимается как последовательность строк, а не пространственная структура!
—
cms
(15.07.2003 15:11, 497 байт)
Вот-вот, это настолько верно, что и я решился высказать свое мнение (+)
—
Игорь
(21.07.2003 14:33, 1079 байт)
В прошлом учебного году я преподавал VHDL и Verilog (параллельно одним и тем же студентам) (+)
—
Pashka
(15.07.2003 16:21, 311 байт)
Немного off: где и на каком уровне готовят ASIC designer'ов?
—
radio+
(16.07.2003 19:12,
пустое
)
В Воронежском Техническом университете на кафедре радиотехники есть спецгруппа для завода "Электроника".
—
Pashka
(17.07.2003 11:15, 122 байт)
Вот про это я и говорю - HDL-код противоестественнен и его восприятие приходится вдалбливать :)))
—
cms
(15.07.2003 16:31, 110 байт)
Это я говорил на первом занятии, но начиная со второго, все стало гораздо проще.
—
Pashka
(15.07.2003 16:37, 162 байт)
Ответ: лишь точности ради process ... end - как раз наоборот sequentional а не concurrent
—
jm
(15.07.2003 15:52, 971 байт)
не скрою, в VHDL я не гуру, но все же с утверждением что оператор process ... end является последовательным, я не соглашусь
—
cms
(15.07.2003 16:15, 97 байт)
А внутри процесса операторы выполняются последоватьно. Слово sequentional относилось (как мне кажется) имеено к операторам внутри процесса
—
Pashka
(15.07.2003 16:26,
пустое
)
Да, внутри процесса последовательные операторы выполняются последовательно. Но называть ключевой механизм распараллеливания (оператор process) последовательным на мой взгляд не верно.
—
cms
(15.07.2003 16:37, 199 байт)
Ответ: типа yes yes yes - на слове меня поймали. если есть желание рубиться дальше - вернемся к теме. не будем же мы в самом деле сейчас обсуждать термин "оператор", подкоторым понимается нечто совсем иное?
—
jm
(15.07.2003 17:08, 657 байт)
Ответ: вы правы. пардон - неточно выразился
—
jm
(15.07.2003 16:36,
пустое
)
Ответ: имелся в виду тип abstruction/environment, который эта структура ограничивает, а не сам "оператор" в целом
—
jm
(15.07.2003 16:45,
пустое
)
Ответ:
—
SAZH
(15.07.2003 16:00, 126 байт)
Ответ: шуер. ай дид. к сожалению, знакомиться с ней пришлось самостоятельно - только через 3 года после выпуска. в смысле сейчас это в программе.
—
jm
(15.07.2003 16:29, 903 байт)
Ответ:
—
SAZH
(15.07.2003 16:47, 742 байт)
Ответ: тоже согласен.
—
jm
(15.07.2003 17:58, 1362 байт)
Ответ:
—
SAZH
(15.07.2003 18:20, 563 байт)
Полностью согласен. Если цель - не освоение абстрактной методики, а получение результата, то тогда работа на уровне библиотек Альтеры + Quartus + MSim для более-менее удобного моделирования.
—
cms
(15.07.2003 17:05, 430 байт)
Ответ:несогласен. могу опирировать только личным опытом - инстантиированы в проекте не более 5% логики - только та, что хардварно выполнена (blockram/eab) или случаи типа генерации шифтеров на одном lut. посему степень технологической развязанности достигает 90-95%. а несли вы идеал искали - так это не насем свете смотреть надо.
—
jm
(15.07.2003 17:20,
пустое
)
Еще раз повторяю: AHDL может хоть 10 раз быть аккуратным, но это язык одной конторы. Кроме нее и тех, кто пользуется ее продуктами, он никомк не нужен. Велосипедоизобретатели, блин...
—
andrew_b
(15.07.2003 17:14,
пустое
)
Ответ:
—
SAZH
(15.07.2003 17:35, 268 байт)
умирает тихо тихо
—
KA
(15.07.2003 18:29,
пустое
)
Ну и б-г сним. Есть же стандарты де-факто и де-юре.
—
andrew_b
(16.07.2003 09:02,
пустое
)
Ряд примеров из жизни...
—
-=Sergei=-
(15.07.2003 15:28, 1226 байт)
С пунктом 4 согласен полностью! В нашем деле главное волшебные пузырьки! :)
—
Pashka
(15.07.2003 16:14,
пустое
)
Это не пузырки. Это абстрактное мышление. Очень нужная вещь для людей, занимающихся Тригонометрией.
—
KA
(15.07.2003 18:35,
пустое
)
Агащазблин...
—
andrew_b
(15.07.2003 13:34, 178 байт)
Time Stamp компиляции
—
Leoyv
(14.07.2003 17:25, 335 байт)
Max+Plus
—
dima
(13.07.2003 07:35, 292 байт)
Ответ: Спасибо всем, разобрался сам.
—
dima
(15.07.2003 04:58,
пустое
)
Подсвечиваешь связь и пишешь какой вход/(выход) хочешь с ней сопоставить. Успел? :-))
—
Victor®
(14.07.2003 11:41,
пустое
)
Ответ: Спасибо, успел, но я сначала сам допёр, а потом вспомнил про форум :-)
—
dima
(15.07.2003 05:02,
пустое
)
Други !!! Помогите с VHDLем.
—
DSW
(11.07.2003 22:10, 286 байт)
Качайе MSim5.7d со всем чем надо отсюда:
—
cms
(14.07.2003 14:03,
пустое
,
ссылка
)
Cпасибо за ссылочку !!!
—
DSW
(14.07.2003 22:08,
пустое
)
А причём здесь VHDL.. Советую найти новое. Все ссылки прямо у производителя.
—
KA
(12.07.2003 12:03,
пустое
)
Как задать в конфигурации метку если...
—
Slavko
(11.07.2003 12:00, 501 байт)
for all: name_device
—
andrew_b
(11.07.2003 12:28,
пустое
)
И еще попутно.
—
Slavko
(11.07.2003 12:52, 223 байт)
Спасибо
—
Slavko
(11.07.2003 12:31,
пустое
)
О чем здесь спорят? Схемный ввод круче, просто надо знать цифру - и NO PROBLEM. А то: нууу - не синтезируется, нууу - не моделируется...
—
sanchos
(10.07.2003 12:33,
пустое
)
Тихо и спокойно! Нужно просто использовать все прелести средств разработки!!! А не ругаться на ровном месте.
—
Rotten
(11.07.2003 17:19,
пустое
)
Как-то непривычно от тебя это слышать.
—
KA
(11.07.2003 19:06,
пустое
)
Просто занимаюсь другими делами, а это уже пройденный этап.
—
Rotten
(11.07.2003 19:50,
пустое
)
ТОВАРИЩИ, ДРУЗЬЯ И ПРОСТО ГРОМАДЯНИ. а может хватит? А?
—
Slavko
(10.07.2003 19:49,
пустое
)
Ответ: Намного дольше, и качество похуже.
—
V61
(10.07.2003 19:35,
пустое
)
По поводу качества (+)
—
dad
(10.07.2003 19:42, 295 байт)
Ответ: Да, и доказал.
—
V61
(10.07.2003 19:56, 498 байт)
Спасибо за ответ (+)
—
dad
(10.07.2003 20:09, 329 байт)
Ответ: Только на верхнем уровне, и один раз.
—
V61
(11.07.2003 10:57, 196 байт)
Не всегда
—
dad
(10.07.2003 17:54, 928 байт)
А что, синтез и моделирование зависят от способа ввода?
—
Victor Yurchenko
(10.07.2003 17:42,
пустое
)
А разве нет, особенно синтез.
—
dad
(10.07.2003 18:14,
пустое
)
Так синтеза при схемном вводе то и нет, есть только PLACE & ROUTE, а симуляция возможна только на основе waveform, а не testbenches, что есть головная боль.
—
LeoYv
(11.07.2003 12:24,
пустое
)
Трудно не согласиться. Насчет waveform и testbenches очень толковое замечание. Как начинающего изучать HDL после схематика, эта мысль наводит на очень интересные соображения.
—
dad
(11.07.2003 15:56,
пустое
)
Ну нарисуйте перемножитель параллельный комбинационный 32 на 32 разряда на вентилях
—
Victor®
(10.07.2003 14:45,
пустое
)
Ответ: промеждупрочим именно его я и рисовал, да еще и с использованием алгоритма ускоренного умножения Бута. Правда не в ISE а в SERIAS 3.1. 1 неделя = 86 Мгц без оптимизации, и даже не на Virtex а на задрипанной CPLD XC9500. К тому же в редакторе схем имеются свои библиотеки, включая 16-разрядные сумматоры. Ну, конечно, если плюсик в VHDL поставить проще, то я - пас
—
sanchos
(10.07.2003 15:24,
пустое
)
Неделя? "Это было бы смешно, если б не было так грустно." Топологи в своё время тоже били себя пяткой в грудь - "Да мы!... Все эти ваши компиляторы!...."
—
zlyh
(11.07.2003 09:00,
пустое
)
Ой!!!! Рукопашник нашелся? Яйца оторву - попадись мне. Еще дававй изоленту вспомним! Так было классно заусенцы откусывать.
—
Rotten
(11.07.2003 20:50,
пустое
)
Нет. Hex-ввод гораздо круче. А лучше даже Bin!!!!
—
Elresearch
(10.07.2003 14:42,
пустое
)
Хорошая шутка :)
—
UR
(10.07.2003 12:41,
пустое
)
Как описать DPRAM на VHDL для Virtex-а?
—
DmitriP
(09.07.2003 19:17, 370 байт)
А может стоит использовать CORE генератор ? И подключать как COMPONENT, почему это нельзя ?
—
dsmv
(10.07.2003 14:10,
пустое
)
Ответ: Можно, но
—
DmitriP
(10.07.2003 15:28, 756 байт)
О вкусах не спорят. Вопрос а где не работает? В симуляторе, или уже после синтезатора?.
—
dsmv
(10.07.2003 15:54,
пустое
)
Ответ:
—
DmitriP
(10.07.2003 18:46, 207 байт)
Должен помочь параметр RAM_EXTRACT, где-то он должен устанавливаться.
—
dsmv
(10.07.2003 20:18, 188 байт)
Спасибо, попробую
—
DmitriP
(11.07.2003 10:16,
пустое
)
Какая разница между командами exit и quit в Моделсим?
—
cms
(09.07.2003 17:32, 129 байт)
EXIT - прилично выйти с сохранением, а QUIT - выскочить без оного
—
Shatun
(01.08.2003 08:58,
пустое
)
Vital VHDL, help please!!!
—
whiteheadovets
(08.07.2003 19:20, 90 байт)
Собственно нужен VITAL_LRM.PDF
—
dsmv
(09.07.2003 11:52, 60 байт,
ссылка
)
КнигаПр.м.к-р упрощенное в 10раз
—
Сергей
(08.07.2003 16:37, 535 байт)
Вот скачал с nagano Visual State а лечилки не нашел. Может подскажет кто где ее взять
—
VS
(07.07.2003 09:23,
пустое
)
Ответ: Visual State
—
greg58
(07.07.2003 18:52, 234 байт,
ссылка
)
Можно ли в Верилог явно задать, что один из операндов при умножении - знаковый ?
—
Пытливый
(04.07.2003 15:18,
пустое
)
Люди... Подскажите, пожалуйста, как в ModelsimXE задать тестовое воздействие........
—
UR
(03.07.2003 15:51, 90 байт)
Ответ: Пишешь верхний уровень с воздействием, то что не касается твоего дизайна отключаешь при помощи --pragma Synthesys off ... --pragma synthesys on и то что касается твоего дизайна синитезируется но при этом модельсим забирает твои входные воздействия
—
vitus_strom
(03.07.2003 18:05,
пустое
)
Можно подробнее.. Не понял, где прописываются эти директивы и что пишется вместо ... после On/Off
—
UR
(04.07.2003 11:32,
пустое
)
Ответ: Директивы пишуться в коде, после off пишется воздействие, после on пишется подключение твоего кода к воздействию, подробнее по почте
—
vitus_strom
(04.07.2003 13:27,
пустое
)
Если не затруднит, свяжитесь со мной, плис. Координаты внутри.
—
UR
(04.07.2003 13:53, 41 байт)
Подскажите, как выложить файл на НАГАНО ?
—
Мартовский Котяра
(03.07.2003 02:38, 103 байт)
Свяжись с must_alive
—
mse
(12.07.2003 14:11,
пустое
)
Не совсем по теме. Посмотрите ,пожалуйста, почту.
—
Кн
(03.07.2003 10:40,
пустое
)
В чем моя ошибка при моделировании ModelSimом 5.7d??
—
maphin
(02.07.2003 16:58, 264 байт)
99% 100ns -это длительность ResetOnConfiguration(ROC). ROC блок вставляется синтезатором, поэтому этого эффекта нет при поведенческом моделировании
—
keyru
(02.07.2003 19:33,
пустое
)
Спасибо, помогло!!! Однако...
—
maphin
(03.07.2003 10:23, 211 байт)
Ответ: ROC буфер это буфер имитирующий GSR при стартапе, вставляет его видимо синтезатор, потом при МАПе удаляется
—
vitus_strom
(03.07.2003 14:16,
пустое
)
Ответ: Посмотри точность, или тайм степ что-нибудь вроде этого
—
vitus_strom
(02.07.2003 19:29,
пустое
)
Где можно прочесть что содержится в VHDL библиотеках ISE 5.1??
—
maphin
(02.07.2003 11:47,
пустое
)
В 5.2 находится все в VHDL\src\имярек.
—
-=Sergei=-
(02.07.2003 12:19,
пустое
)
Надо описание функций, которые содержутся в этих библиотеках, где можно это прочесть??
—
maphin
(02.07.2003 12:26,
пустое
)
C:\Xilinx\doc\usenglish\docs\lib\lib.pdf
—
KA
(02.07.2003 13:14,
пустое
)
Я, наверное, неправильно сформулировал вопрос, где можно прочеть описания функций библиотек типа std_logic_1164, std_logic_arith,std_logic_unsigned, для ISE 5.1??
—
maphin
(02.07.2003 16:06,
пустое
)
Открой мыло скину PDF на библиотеку IEEE
—
-=Sergei=-
(02.07.2003 18:45,
пустое
)
maxim_work2003@mail.ru :-) Спасибо!!!!!!
—
maphin
(03.07.2003 09:46,
пустое
)
Учитесь формулировать вопросы правильно. Прочитать это можно в любой книжке по VHDL.
—
andrew_b
(02.07.2003 16:16,
пустое
)
вопрос к знатокам VHDL: можно ли в "агрегатах" std_logic_vector использовать range
—
yes
(01.07.2003 15:38, 391 байт)
Ответ: Нафиг! Есть to и downto. Этого хватит.
—
near
(23.07.2003 13:03,
пустое
)
вопрос в том, каким образом описать такое присвоение с использованием минимума символов
—
yes
(03.07.2003 14:13, 54 байт)
а может быть лучше что-бы это легко читалось ?
—
dsmv
(03.07.2003 16:18, 154 байт)
как правило это связано - меньше текста, легче понять
—
yes
(03.07.2003 17:22,
пустое
)
Ну не скажите. Например, на C из скобок и звездочек можно такого в одной строке понакрутить, что потом не сразу и разберешься.
—
andrew_b
(04.07.2003 10:59,
пустое
)
Больше текста -> меньше ошибок (о VHDL). а ~90 % от проекта должно знимать моделирование, IMHO
—
Victor®
(04.07.2003 10:05,
пустое
)
можно через процесс:
—
keyru
(03.07.2003 10:55, 178 байт)
Ответ: несколько вариантов
—
jm
(02.07.2003 16:51, 833 байт)
Вот так у меня работает:
—
urri
(02.07.2003 13:30, 218 байт)
Ответ: Извините, если не так понял.
—
V61
(02.07.2003 10:59, 98 байт)
Ответ: Ваш случай:
—
V61
(02.07.2003 10:36, 154 байт)
а вот так заработает?
—
dsmv
(01.07.2003 21:14, 79 байт)
Ответ: Expression does not match type std_ulogic - то есть range - низя
—
yes
(02.07.2003 09:44,
пустое
)
Тогда вот так, это работает.
—
dsmv
(02.07.2003 13:16, 586 байт)
Ответ:
—
dsmv
(01.07.2003 21:13,
пустое
)
я какие-то факи почитал об этом, вроде говорят нельзя (во втором случае unconstrained объект, а в первом я и не понял)
—
yes
(01.07.2003 17:55, 106 байт)
Ответ:
—
Кн
(01.07.2003 18:16, 100 байт)
Ответ:
—
Кн
(01.07.2003 17:23, 194 байт)
ну контактенацией понятно... хотелось бы иметь изменяемый размер и не править исходники
—
yes
(01.07.2003 17:40, 175 байт)
Вот уж ни разу... (+)
—
andrew_b
(01.07.2003 17:47, 157 байт)
я привел один пример, а есть и так (я переписал через &) не все используемые биты _справа_
—
yes
(01.07.2003 18:12, 237 байт)
Телепаты на звслуженном отдыхе. Давайте сообщение об ошибке. (+)
—
andrew_b
(01.07.2003 16:40, 132 байт)
наверно так можно, но, как понимаете, это я описываю интерфейсные регистры
—
yes
(01.07.2003 17:46, 279 байт)
или как такую описать конструкцию (усли можно)? штоб заработала
—
yes
(01.07.2003 15:53, 485 байт)
Можно попробовать так:
—
andrew_b
(01.07.2003 16:56, 79 байт)
тут надо описывать тип lvalue (полность "законстрейненый" - sld_logic_vector не подходит), и его использовать в приведении
—
yes
(01.07.2003 18:16,
пустое
)
Ответ: А лучше так LMX_OUT&SI_OUT&RF_ADDR&RF_OUT&DATA_OUT <= (others=>'0'); но логичней конечно было бы поотдельности
—
vitus_strom
(01.07.2003 17:30,
пустое
)
А сами-то так пробовали? Есть мнение, что конкатенацию так использовать нельзя.
—
andrew_b
(01.07.2003 17:41,
пустое
)
Ответ: Ну сделай сигнал какой нибудь, ему присвой эту конкатенацию, а потом обнули (сам не пробывал, но этот вариант точно пойдёт)
—
vitus_strom
(01.07.2003 20:09,
пустое
)
не verilog, а VHDL итить его мать
—
yes
(01.07.2003 17:47,
пустое
)
На каком VHDL Вы программируете? 93 или 2001
—
KA
(30.06.2003 20:33,
пустое
,
ссылка
)
Ответ:
—
KA
(30.06.2003 20:38,
пустое
,
ссылка
)
Что вы реально используете в VHDL'01 из того, чего нет в VHDL'93? И какие симуляторы и синтезаторы поддерживают новый стандарт?
—
andrew_b
(01.07.2003 09:41,
пустое
)
журнал то XILINX
—
KA
(30.06.2003 17:18, 145 байт)
Подскажите, плис, по симуляции в Modelsim, че-то совсем не того...
—
UR
(30.06.2003 16:18, 516 байт)
Попробуй: process(we, ADI)
—
DmitriP
(30.06.2003 16:59,
пустое
)
Не, так тоже не идет :(
—
UR
(30.06.2003 17:13,
пустое
)
after xx ns не синтезируется => DE тождественно =1
—
keyru
(30.06.2003 16:57,
пустое
)
А почему не синтезируется? Особенность моделсима, или есть альтернатива в написании кода?
—
UR
(30.06.2003 17:07,
пустое
)
А как вы думаете, кто (или что) вам будет отмерять эту задержку в железе?
—
andrew_b
(30.06.2003 17:19,
пустое
)
Не знаю, но думаю что какой-нибудь условный CLK мог бы. А иначе зачем все, если я не могу посмотреть реальной картины после разводки?
—
UR
(30.06.2003 17:25,
пустое
)
Реальную картину можно посмотреть, если подключить sdf-файл
—
andrew_b
(30.06.2003 17:37,
пустое
)
Заполнить форму для отправки сообщения
|||
Телеконференции
|||
Главная страница
|||
Конференция без кадра
|||
Архив без кадра