«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Архив. Страница 2
- Коллеги, подскажите где можно глянуть описание стандарта VME. — Serge (29.05.2001 10:44, пустое)
- Global clock в foundation. — Александр Гайворонский (29.05.2001 09:59, 445 байт)
- help WebPACK — Виталий (28.05.2001 14:49, 593 байт)
- Serge, tak chto Открытый HDL- Проект ? — vitA (28.05.2001 13:27, пустое)
- Передача параметров типа Real в Foundation — Alex Dyboy (25.05.2001 16:09, 756 байт)
- Что-то не пойму, а как на VHDL реалезуется (+) — Kota (24.05.2001 11:42, 96 байт)
- Интересная и высокооплачиваемая :) работа в сфере VHDL, ASIC, Verilog в Германии (SIEMENS) — Monk Tuk (22.05.2001 01:15, 1386 байт, ссылка)
- Хочу качнуть demo AHDL с aldec.com, а сервер все время занят (+)... — Philip$ (21.05.2001 17:21, 13 байт)
- Подскажите по авто-разводке в OrCAD 9.1 — Сергей (19.05.2001 21:30, 726 байт)
- Короче... — Celt (18.12.2003 11:11, 256 байт)
- по поводу исп. FIFO — Petr (18.05.2001 12:45, 173 байт)
- Ответ: — Petr (18.05.2001 12:46, пустое)
- Ищю S/PDIF на AHDL или VHDL. — RSA (17.05.2001 10:49, 28 байт)
- Romario или vitA не могли бы Вы выложть стандарт Verilog куда нибудь, а то по почте с ошибкой пришёл. — Славик (16.05.2001 21:17, 105 байт)
- Synplicity и MAX II PLUS — Petr (16.05.2001 16:37, 312 байт)
- Uvajaemii WebMaster, ZADIHAEMSIA bez FTP arhiva, spasaite ,SOS, :-) — vitA (15.05.2001 19:12, пустое)
- HELP! Как написатьгенератор тестов на VHDL? — Андрей! (15.05.2001 14:30, 113 байт)
- Нужна полная документация на Verilog и AHDL. — Славик (14.05.2001 20:39, 44 байт)
- Voprosi po sintezu FSM v Synplify (+) — vitA (13.05.2001 13:03, 536 байт)
- Помогите найти VHDL(AHDL) модели 580ВВ55, ВВ51, ВТ53, ВГ59... — Евгений (11.05.2001 22:59, 101 байт)
- Вопросы по Synplify — Petr (11.05.2001 12:29, 221 байт)
- Массивы констант в VHDL — Максим (11.05.2001 00:26, 958 байт)
- MPEG-2 codec — Виктор Креминь (10.05.2001 16:11, 169 байт)
- скажите пожалуйста, средства для ПЛИС позволяют синтез/моделирование смешанных (Verilog/VHDL) проектов? — дядя Федя aka yes (10.05.2001 14:44, 27 байт)
- Извините, вопрос не по теме. Когда-то PCAD 4.5 поставлялся с буржуйскими библиотеками компонентов. Кто-нибудь знает, откуда можно качнуть эти библиотеки ? — Ivan (10.05.2001 09:42, 154 байт)
- Что такое for в VHDL ? — DM (08.05.2001 17:23, 301 байт)
- Predlagaju obmen: crack dlja thebat 1.51 v obmen na crack dlja sinplify. — Pavel (07.05.2001 00:47, пустое)
- Fast DCT ? — vitA (04.05.2001 10:24, 140 байт)
- Подскажите утилиту по переводу ABEL to VHDL/Verilog ! — Vladimir (03.05.2001 10:33, 144 байт)
- Посмотрел ссылки на FTP по VHDL,Verilog стандартам.Вернее ничего посмотреть не смог.По VHDL ув.Weezer кинул на http:.А мне нужен Verilog .Кто намылит?Могу предложить разные PCI стандарты. — Малян (03.05.2001 00:54, пустое)
- Какой компилятор VHDL считается лучшим? И как он стыкуется с MAX+ — V_M (02.05.2001 13:00, пустое)
- ??? Люди, есть ли у кого крэк для Synplify 6.2 ??? — Weezer (01.05.2001 17:31, пустое)
- FPSLIC — Andrew Buckin (27.04.2001 01:40, 202 байт)
- ** Yes. Скажите, пожалуйста, где бы почитать про деревья Уолесса в сети или вне ея?? — Навзничь (26.04.2001 18:47, пустое)
- Online VHDL Language Guide for a full overview of designing with VHDL — Zig (26.04.2001 18:32, 22 байт, ссылка, картинка)
- И еще, как использовать переменную в качестве индекса? — Weezer (25.04.2001 21:24, пустое)
- Подскажите, каков аналог ===type SS is array (0 to 255) of integer; signal S: SS;=== в Verilog? — Weezer (25.04.2001 20:55, 1 байт)
- Unsupported feature error: Unsigned bit string literal >= 32 bits is not supported — Weezer (24.04.2001 16:03, 179 байт)
- Любителям стандартов VHDL и Verilog посвящается(+) — Romario (24.04.2001 14:07, 931 байт)
- Ответ: — John (27.04.2004 03:31, 87 байт, ссылка)
- Что-то никак не получается попасть туда. Господа, кто смог скачать - киньте на мыло VHDL и Vtrilog, плз... — SerP (25.04.2001 11:46, пустое)
- Если не затруднит скинте по VHDL & mix-VHDL — Charly (23.10.2001 11:05, 68 байт)
- RISON, спасибо за Verilog! — SerP (26.04.2001 20:12, пустое)
- Ответ: И мне про Verilog если можно!!! — Vitalik (26.04.2001 13:58, 22 байт)
- Ответ: VHDL скачал, а ссылка на Verilog что-то не работает, похоже, файла не существует. Киньте Verilog на почту, пжлст, если кто скачал — Weezer (25.04.2001 21:36, пустое)
- Romario <= спасибо; — Навзничь (24.04.2001 17:08, пустое)
- Spasibo, nakonec-to - polnii standart Verilog! — vitA (24.04.2001 16:45, пустое)
- Podskajite, kak ispol'zovat' Nios (Altera) dlia 10K pod Max+II (seichas on tol'ko pod Quartus, 20K). — vitA (24.04.2001 13:22, пустое)
- Компилит MAX+ verilog-вские файлы или требуется внешний компилятор? — Ajdar (22.04.2001 00:15, пустое)
- синтез частоты — Andrew Buckin (21.04.2001 03:20, 115 байт)
- Подскажите, плз, VendorString из рабочей лицензии на Xilinx Foundation 2.1i, это что-то типа XSJ_davet или XSJ_juliette. — Zig (20.04.2001 14:31, пустое)
- Научите крякать ModelSim. У меня 2 кряка есть уже. С одним вообще не работает. С другим работает только на Verilogе, а на VHDL не хочет. Жду ответа как соловей лета! — DM (20.04.2001 10:38, пустое)
- Всем спасибо за кряк для LS!! Всё работает!! — Андрей (20.04.2001 09:19, пустое)
- Подскажите как крякнуть Synplicity — Petr (19.04.2001 18:55, пустое)
- Генератор кода на VHDL/Verilog для подсчета CRC - мне очень понравился, рекомендую. — vmp (19.04.2001 14:06, пустое, ссылка)
- вот нашел сайт с толковой (по первому взгляду) докой — дядя Федя aka yes (19.04.2001 12:49, пустое, ссылка)
- Вдруг у кого есть кряк для PeakFPGA(Protel)? Намыльте в долгу не останусь. — Олег (18.04.2001 17:45, пустое)
- Скиньте плиз кряк для Леонардо 2001 если у кого есть!!!! — Андрей (18.04.2001 17:20, пустое)
- Pomogite te, u kogo est' kniga SMITH/FRANZON — vitA (18.04.2001 13:48, 153 байт)
- CAM Altera — Nick (18.04.2001 12:52, 61 байт)
- Игорь по поводу твоего ответа!!! — Андрей (18.04.2001 11:27, 59 байт)
- Как подключить файл для ROM в альтеру, используя Verilog HDL? — Sheik (18.04.2001 09:21, 138 байт)
- Почему? — AlexZ (17.04.2001 15:56, 1126 байт)
- Xilinx Foundation ISE 3.3.06i. Заходите на www.chat.ru/~alexsey_t — Алексей (17.04.2001 06:37, пустое)
- Ответ: — 2 (27.05.2002 12:28, пустое)
- Есть IEEE P1076.6/D1.12 Draft Standard For VHDL Register Transfer Level Synthesis. Кто-нибудь хочет ? — Stewart Little (16.04.2001 12:41, пустое)
- Не могу скачать :-( — Victor (17.04.2001 12:48, пустое)
- Ответ: — Виталий (17.04.2001 11:10, 11 байт)
- Тяните с ftp (+) — Stewart Little (16.04.2001 16:39, 64 байт, ссылка)
- Ответ: Любопытно... Можно посмотреть? — Serge (16.04.2001 16:22, пустое)
- Ответ: Я хочу (если нет ограничений для начинающих), пожалуйста — Андрей (16.04.2001 15:58, пустое)
- если возможно, то и мне. — Навзничь (16.04.2001 15:45, 42 байт)
- Очень интересно! vic@elsyst.km.ua — Victor (16.04.2001 15:21, пустое)
- я бы взглянул — дядя Федя aka yes (16.04.2001 14:25, пустое)
Телеконференции
|||
Главная страница