«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.)»

[an error occurred while processing this directive] «Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.)»

Страницы: Текущая 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

Quartus 3 - поделитесь плиз.... — sattelecom (20.12.2003 15:53, пустое)
- нашел или подсказать ?) — DSN (20.12.2003 18:27, 12 байт)
- Ответ: Вобщем сам дурак... — sattelecom (20.12.2003 17:47, пустое)
Нужна книга в электронном виде: Fundamentals of Digital Logic with VHDL Design (Stephen Brown, Zvonko Vranesic). Где можно найти? (-) — Volodymyr (20.12.2003 10:31, пустое)
- Ответ: — Dimaro (19.10.2005 16:43 80.253.13.230, 84 байт)
Quartus II + FLEX 10K - как подружить? — sattelecom (20.12.2003 09:57, пустое)
NIOS Ethernet — sattelecom (20.12.2003 09:47, 39 байт)
Подскажите чем вылечить леонарда 2003a_33, и где сейчас нагано? — v3 (19.12.2003 12:39, пустое)
Есть ли такой тул, который VHDL текст автоматически отформатировать бы мог, чтоб красиво все выглядело? — SergeN (18.12.2003 20:12, 103 байт)
- Aldec — KA (19.12.2003 11:16, пустое)
- xemacs - VHDL mode — yes (19.12.2003 10:25, пустое)
ModelSim & SUN - дружба навеки — SergeN (18.12.2003 18:06, 132 байт)
- vможет попробовать EFAlicgen (для ПК) - возможно seed-ы одинаковые — yes (19.12.2003 10:27, пустое)
  - Ответ:А что вы моделируете ModelSim-ом?Я имею ввиду результаты какой программы? — Mad Makc (21.12.2003 19:20, пустое)
VHDL+Spartan2 BlockRAM+synplify (+) — lutik (18.12.2003 17:16, 971 байт)
- А как выполняется чтение? Была... — DmitriP (19.12.2003 11:06, 306 байт)
  - понял вас - спасибо.. и это тоже, но вообще оказалось, что synplify просто однобитовые данные не хочет в BlockRAM сувать. пришлось фиктивный бит к полезному прибавлять и его потом до самого верха иерархии проводить.. хороше еше места хватило и ноги свободные были — lutik (19.12.2003 16:06, пустое)
  - понял вас - спасибо.. и это тоже, но вообще оказалось, что synplify просто однобитовые данные не хочет в BlockRAM сувать. пришлось фиктивный бит к полезному прибавлять и его потом до самого верха иерархии проводить.. хороше еше места хватило и ноги свободные были — lutik (19.12.2003 16:06, пустое)
- Посмотрите Synplify Pro Reference Manual\VHDL Language Support\RAM Inference — urri (18.12.2003 18:06, пустое)
Киньте ссылку, где достать спецификацию СompctPci или есть ли отличие CBE[3..0] межу СompctPci и Pci?? — maphin (18.12.2003 15:31, пустое)
- — ЅM (09.06.2006 15:00 80.42.187.34, пустое)
- Ответ: Нет — vitus_strom (18.12.2003 16:20, пустое)
И ещё... я совсем 0 в ПЛИСах... что почитать по AHDL и VHDL???? — Celt (18.12.2003 11:35, пустое)
- Ответ: Если до этого момента занимались программированием, то лучше начать с книжки по цифровой схемотехники.Правда, если курсач-Бибило,Стешенко в зубы и вперёд! — Mad Makc (21.12.2003 19:26, пустое)
- Рекомендую: "Проектирование цифровых систем на VHDL" — dsmv (18.12.2003 19:06, пустое, ссылка)
- Ответ: А надо-ли? Если проект не особо большой проще IN-GATE работать. И эффективней в смысле ресурса. Imho. — Hare (18.12.2003 16:20, пустое)
- Рекомендую: "Проектирование цифровых систем на VHDL" — dsmv (18.12.2003 13:56, пустое, ссылка)
- AHDL - х[би-и-ип]ня. ahdl, vhdl, verilog - все сразу кратко и толково описаны в книжке знаменитого В. Б. Стешенко "ПЛИС фирмы Altera" Москва Додэка 2002. Verilog !!! ISE !!! Xilinx !!! — druzhin (18.12.2003 12:07, пустое)
HELP!!! DPLL on CPLD — Celt (18.12.2003 10:04, 79 байт)
Как на ПЛИС организовать работу с параллельным портом ПК — sashek (18.12.2003 06:47, 349 байт)
- Посмотрите пример в ProtelDXP там такой автомат. — KA (18.12.2003 08:36, пустое)
  - Ответ: — sashek (19.12.2003 06:31, 49 байт)
как на VHDL сделать следующее(+) — Postoroniy_V (17.12.2003 12:31, 501 байт)
- Ответ: преобразуй результат в std_logic_vector функция conv_std_logic_vector — vitus_strom (17.12.2003 17:04, пустое)
MAX +II Verilog, делитель частоты с подстройкой фазы (синхронизация). — DSN (17.12.2003 11:35, 858 байт)
Где взять visual hdl for verilog , а то по поиску сплошные кряки. — _новичок_ (17.12.2003 07:13, пустое)
- ССЫЛКА ДЛЯ СКАЧИВАНИЯ, действует до нового года — Realking (18.12.2003 13:08, пустое, ссылка)
- Есть у меня, только нихрена не разобрался как с ней работать — Realking (18.12.2003 13:06, пустое)
  - Cпасибо за ссылку - все работает!!! — miki (18.12.2003 17:16, пустое)
DMA или как его... — sattelecom (17.12.2003 07:04, 402 байт)
- а не проще это на контроллере + Plis сделать ? — DSN (17.12.2003 11:56, 133 байт)
  - Прицеплять какой - нибудь 8-битный контроллер к FPGA - извращение. А для этой задачи - вдвойне. Всё сказанное верно, если работаешь на HDL и знаешь FSM (в этой задаче можно обойтись без FSM). — druzhin (18.12.2003 12:19, пустое)
Celoxica DK1 — sattelecom (17.12.2003 05:20, 59 байт)
- Ответ: Ecть DK2 SP2 — Vlad23 (17.12.2003 06:38, пустое)
  - Ответ: — sattelecom (17.12.2003 06:55, 14 байт)
    - Ответ: Из собачей будки, название Celoxica2 и Celoxica21 — vitus_strom (17.12.2003 10:13, пустое)
      - А из этих будок всегда 400байт в секунду скорость? — sattelecom (18.12.2003 02:44, пустое)
        
        На laogu копия есть — Кублаханов (18.12.2003 13:37, пустое)
      - Ответ: — sattelecom (17.12.2003 12:32, 49 байт)
Как описать двунаправленный ключ в VHDL?? — IAE (16.12.2003 12:45, пустое)
- Например так: — dsmv (16.12.2003 19:47, 2022 байт)
  - Ответ: thanks — IAE (17.12.2003 12:50, пустое)
Implementator не разводит связь. ( Could not find net(s) 'IN1' in the design.) — Lucky (16.12.2003 10:21, 411 байт)
- Ответ: Возможно с тем что логическое выражение в котором участвует IN1 всегда вычисляется одинаково.Или в списке чувствительности процесса не указана эта связь. — OS (16.12.2003 10:56, пустое)
  - с чем может быть связана ошибка при компиляции: # Warning: ELAB1_0026: main_tb.vhd : (84, 0): There is no default binding for component "main".(Port "in1" is not on the entity). — Lucky (16.12.2003 11:42, 126 байт)
  - изменил выражения. результат тот же. Так же не строится временная диаграмма (+). — Lucky (16.12.2003 11:20, 326 байт)
    - разобрался — Lucky (16.12.2003 12:31, пустое)
      - как выбрать одежду для беременных. — Николай Комаров (06.11.2004 19:00, 102 байт, ссылка)
Оффшор с банковской гарантией конфиденциальности — Bennet Bernstein (15.12.2003 11:11, 307 байт, ссылка, картинка)
Господа, нет ли у кого лекарства к Quartus v3 SP2 или SP1, а то Нагано развалилось — Alex11 (12.12.2003 01:24, 44 байт)
- глянь в соседней конфе по ПЛИСам, там было на пр. неделе. Кроме того, поиск на осле дает положительные результаты. — Авсётаки (14.12.2003 12:11, пустое)
не дадите ли лицензией для DSP Builder 2.1.3 расжится — kan-kan (11.12.2003 10:11, пустое)
а сталкивался кто-нибудь, что XST синтез (в 5.2) намертво висет? — yes (11.12.2003 10:09, 222 байт)
- может в сточках есть служебные символы (которые не отображены на экране) — Lucky (16.12.2003 10:07, пустое)
- Сталкивался когда памяти не хватает. Попробуй подождать... Несколько десятков минут. От тактовой компа, кол-ва мозгов и скорости винта существенно зависит. — Пятничный хрен (11.12.2003 13:49, пустое)
Сторонникам Xilinx-а (вопрос) — axalay (10.12.2003 17:23, 1990 байт)
- Чушь полная, явно вы где-то наглючили, и не раз.. Всегда удивляюсь, как любит народ на зеркало пенять.. Вы всерьёз думаете ISE кривой? Это несерьёзно.. — Dr.Alex (19.12.2003 11:25, пустое)
- Ответ: Если САПР все будет делать,то зачем разработчики тогда нужны? Зарплату получать? Излишняя сообразительность САПР имеет как свои плюсы так и минусы. И минус в том,что если ему что-то взбредет в голову,то хрен его разубедишь,а в Xilinx'е надо все ручками ставить,да еще неплохо бы знать архитектуру кристалла. — OS (12.12.2003 00:13, пустое)
  - Ответ: — Mroot (15.12.2003 11:11, 179 байт)
    - Ответ: Автоматизация должна быть в рутине,как то - разводка несколько сотен тысяч связей. А стратегические решения должен принимать человек. — OS (16.12.2003 11:00, пустое)
- Ответ: — dsmv (11.12.2003 11:32, 106 байт)
  - Ответ: Кстати, это в ucf - файле указывать или как и там и в программе? — axalay (11.12.2003 13:17, пустое)
  - Ответ: Я считаю, что сапр вполне мог бы сам об этом догадаться — axalay (11.12.2003 12:30, пустое)
- Ответ: — zlyh (11.12.2003 08:49, 353 байт)
русская документация по OrCAD — Sem (09.12.2003 23:37, 499 байт)
Ребята, а где лежит полный Квартус (не веб)? На ftp/..../release нашел к нему только SP. Ответ можно в мыло. — SKov (09.12.2003 23:26, пустое)
- Ответ: Глаза то разуй.... — Apast (10.12.2003 05:12, 72 байт)
  - Хм..Действительно.. Спасибо. — SKov (10.12.2003 10:59, пустое)
Вопрос (можете на майл ответить) — axalay (09.12.2003 11:03, 807 байт)
- см. мыло — none (09.12.2003 13:24, пустое)
Вышло несколько книг по VHDL (Бибило, Поляков , Суворова), какие лучше? — a (09.12.2003 10:46, 1 байт)
- Бибило - худшая! — radio+ (10.12.2003 14:37, 19 байт)
  - не есть так.. если есть опыт программирования на VHDL то второе издание весьма недурно вопросы синтеза кода рассматривает — lutik (12.12.2003 14:21, пустое)
Xilinx ISE 6.1, EDK 6.1SP1, Celoxica 2.0 и другое по ссылке.. Отвечаю на email — Vlad23 (09.12.2003 06:39, пустое, ссылка)
Други, подскажите, чем Xilinx Spartan XCS05 запрограммировать. У производителя есть ISE Foundation, дык только где его взять? С уважением, — Звероящер (08.12.2003 11:10, пустое)
- Ответ: Xilinx ISE — axalay (08.12.2003 11:16, пустое)
  - Дык где его скачать, кряки итд? — Звероящер (08.12.2003 14:30, пустое)
    - Ответ: или скачай с инета Web pack — axalay (08.12.2003 14:42, пустое)
    - Ответ: пивом угостишь? дам пиши на майл — axalay (08.12.2003 14:41, пустое)
А скажите, люди добрые, кто слышал про фильтр Савицкого-Галея? Тыкните пальцем, куда бежать! Буду признателен, если поделитесь алгоритмом... Спасибо — Shatun (08.12.2003 10:47, пустое)
- фильтр Савицкого-ГOлея (см. www.ya.ru) — Доброжелатель (10.12.2003 19:15, пустое)
Массивы памяти в максплюсе на VerilogHDL — Mroot (05.12.2003 16:10, 187 байт)
- Ответ: Я сделал быстреько вот так — axalay (08.12.2003 11:01, 947 байт)
  - Ответ: — Mroot (15.12.2003 11:02, 168 байт)
Синтаксис VHDL. — JohnKorsh (05.12.2003 15:04, 353 байт)
- Ответ: shared variable N1 : integer := 0; — V61 (05.12.2003 15:19, пустое)
- Чтобы переменная была видна везде обычно используют signal. — Valeri (05.12.2003 15:19, пустое)
В Верилог2001 добавили оператор generate. И все так скромно молчат. Этж какой продвиг! — zlyh (04.12.2003 16:03, пустое)
- в продвинутых тулзах в старом верилоге был `for , ну и еще в 2001 есть vector instantiation — yes (05.12.2003 10:35, пустое)
- Все давно пользуются ;-) — blake (04.12.2003 16:16, пустое)
Вот в Вериlog-е использую сигнал, но я его не обьявлял. Модлсим не ругается. Это нормально? А кто поделится стандартом на него? (У меня только художественная литература.) — zlyh (03.12.2003 18:11, пустое)
- Спасибо Dmitriy Suponnikoff за просвещение. Рассказываю всем кто не знает — zlyh (04.12.2003 15:55, 607 байт)
  - а в verilog mode можно написать /*AUTOWIRE*/ и нет такой проблемы — yes (05.12.2003 10:36, пустое)
  - Ответ: и XST тоже понимает! — bryk (04.12.2003 18:11, пустое)
  - кста - Квартус эту директиву понимает и сразу начинает ругаться на не объявленные предварительно цепи (-) — Димыч (04.12.2003 16:31, пустое)
- Ответ: Проблема у тя возникнет, когда ты цепь (которая шина) не обьявишь - вроде не ругается а сигналов то нема — axalay (04.12.2003 12:04, пустое)
  - Ага, оно. — zlyh (04.12.2003 13:06, пустое)
    - Ответ: Я такие вещи проверяю в Xilinx ISE 5.2 он сразу матерится — axalay (08.12.2003 11:04, пустое)
- Говорят нормально. Это язык, не компилёр. Ой, беда! Пасиб. — zlyh (04.12.2003 09:50, пустое)
А как получить регистрацию на Leonardo ? — новик (02.12.2003 19:06, пустое)
- Ответ: — Ivan_vass (08.12.2003 23:20, 32 байт)
Подскажите, pls. На что можно заменить tri0, tri1? — Авсётаки (02.12.2003 15:45, 340 байт)
- Ну если Вы пишить на Verilog. Там же условный синтыз есть. — KA (02.12.2003 21:07, пустое)
Всё необходимое для проектирования устройства — barser (01.12.2003 10:43, 428 байт)
Ещё раз на тему "Altera ---> Xilinx". Нужно подробное описание LCELL(+) — Авсётаки (30.11.2003 10:31, 710 байт)
- если я правильно понял, то вижу несколько пороков в методе — yes (01.12.2003 10:22, 1044 байт)
  - Ответ: (+) — Авсётаки (01.12.2003 12:39, 908 байт)
    - в таком деле каждый сам себе думает, но я бы переписал как раз для того — yes (01.12.2003 14:32, 56 байт)
      - Угу... пути другого наверное нет... — Авсётаки (01.12.2003 15:19, 169 байт)
        
        ...я конечно не хрен :-))) , но и он сказалбы что лучше разобраться в алгоритме и переписать самому. Потому что ошибки гденьд будут и их надо будет исправлять. — zlyh (01.12.2003 15:53, пустое)
- Ок, я имел ввиду (как справедливо заметил algent) логический элемент ПЛИС. Просто у Альтеры это названо apexii_lcell для APEXов, stratix_lcell для STRATIXов и т.д. — Авсётаки (01.12.2003 09:52, пустое)
- Думаю имелся в виду логический элемент CPLD(FPGA) : 5ИЛИ +MUX+2исключающееИЛИ+регистр. Тоже хотел бы видеть, но многое можно вычислить из описания ALTERA и XILINX. Просто надо "вычислять", собирать по крупицам :). — algent (01.12.2003 05:53, пустое)
  - Неужели в сети где-ндь не бродит библиотека лог. элементов? Кроме того, программы для синтеза (Synplify, LS...) наверняка имеют встроенные библиотеки лог. элементов ПЛИС. Вопрос, как их найти. А собирать "по крупицам" - дело не благодарное, я пробовал. Альтера позаботилась, чтобы никто не "вычислил". — Авсётаки (01.12.2003 10:00, пустое)
    - Кстати, странное дело с LS.... — algent (02.12.2003 05:31, 370 байт)
      - ISE делает то же самое... — druzhin (02.12.2003 11:17, пустое)
    - Че ей бродить-то? \Quartus\eda\fv_lib - но еще раз вот Ваш LCELL оттуда (+) — SМ (01.12.2003 14:50, 119 байт)
      - \Quartus\eda\fv_lib <- у меня в Quartus-e такого нету — Авсётаки   (01.12.2003 15:08, пустое)
        
        ну не знаю. Что-то недоинсталлировали. Ловите — SМ   (01.12.2003 16:02, пустое, ссылка)
        
        Ооо!! Это оно самое! Спасибо большое! — Авсётаки   (01.12.2003 16:47, 68 байт)
        
        Значит квартус квартусу рознь :) — SМ   (01.12.2003 17:36, пустое)
      - К сожалению, это всего лишь заглушка - black box. Нужна начинка. — Авсётаки (01.12.2003 15:01, пустое)
        
        А cамому тяжело в тот директорий квартуса заглянуть? Там и начинки есть все. — SМ (01.12.2003 16:00, пустое)
      - И все завороченные описания stratix_lcell, cyclone_lcell там тоже есть. — SМ (01.12.2003 14:53, пустое)
  - Увидел вопрос ниже, похоже мы о разном :) — algent (01.12.2003 05:55, пустое)
- LCELL это просто буфер. Он не делает ничего, только вносит задержку одной ячейки ПЛИСины. — SМ (30.11.2003 22:16, пустое)
народ, подскажите как связать файлы ... (+) — vladx (27.11.2003 14:20, 241 байт)
- Объясните пожалуйста о чём речь. — zlyh (28.11.2003 11:08, 613 байт)
  - Полность согласен. Тоже вот не понимаю, о чем идет речь... — andrew_b (28.11.2003 11:14, пустое)
    - да ... я наверное коряво объясняю ... когда разберусь - напишу ... — vladx (28.11.2003 14:01, пустое)
- дык.. в файле верхнего уровня иерархии <2.vhd> объявляешь component <имя из 1.vhd> в разделе обьявлений сигналов а потом в теле архитектуры <metka>: copm_name generic map <тра та та> port map <тра та та> и все.. почитай лыбую книгу по vhdl (например Бибило) там про енто обязательно написано — lutik (27.11.2003 14:30, пустое)
  - не-е-еа ... компоненты я и сам знаю, а именно сделать так, чтобы файл как бы имел I/O порты, которые можно заводить на входы/выходы объектов, я видел народ так делает, только не помню как, очень удобно получается ... — vladx (27.11.2003 15:01, пустое)
    - А библиотеки пробывали. Может посмотреть как с библиотекой WORK работать. — KA (28.11.2003 00:35, пустое)
      - пробовал ... не получается ... самое хреновое, что я видел как это делается, но не помню ... там получалось, что порты объекта в одном файле могут использоваться объектом в другом файле (без компонентов) ... вот что-то такое ... и по-моему используется WORK... очень удобная штука для организации проекта ... ... — vladx   (28.11.2003 05:34, пустое)
        
        Я не понимаю, в чем проблема. Напрягает лишняя декларация компонента? Ну так не делайте ее. В VHDL'93 это можно. Но от port map никуда не уйти. — andrew_b   (28.11.2003 08:38, пустое)
        
        Возмите стандартную библиотеку. И посмотрите. — KA   (28.11.2003 08:49, пустое)
        
        А по-конкретнее? — andrew_b   (28.11.2003 08:51, пустое)
        
        Ja sam Componenty v isxodnikax ne vsegda opisyvau. Delau lib work i podkluchau ee kak vse drugie LIB. no port map Pishu kak i vse. — KA   (28.11.2003 12:48, пустое)
        
        а можно примерчик port map'a без объявления компонента и с использованием WORK ... — vladx   (28.11.2003 15:34, пустое)
        
        Пример — andrew_b   (28.11.2003 15:45, 610 байт)
        
        спасибо ... это именно то, что мне нужно ... я просто путанно объяснял, попривычке искал что-то типа sheet connector'a ... — vladx   (28.11.2003 16:22, пустое)
        
        Ну так в правильно заданном вопросе уже содержится половина ответа! — andrew_b   (28.11.2003 16:25, пустое)
        
        Во-первых, делать "lib work" не обязательно. Эта библиотека доступна всегда. Во вторых, что значит "no port map". Можно пример? — andrew_b   (28.11.2003 13:15, пустое)
        
        Про "lib work" замечание снимается. Не сразу въехал... — andrew_b   (28.11.2003 14:14, пустое)
    - Бред какой-то. Нич-че не понял... — Непонимающий (27.11.2003 16:02, пустое)
    - сам пытался найти когда то метод поудобнее компонентов - не нашел.. вы,пожалуйста, если найдете киньте ссылочку — lutik (27.11.2003 15:28, пустое)
Господа, выручите с креком для Synplify 7.2! По прошлым ссылкам в конференции ничего не нашел! — gosh (27.11.2003 07:33, пустое)
- А где можно сам Synplify 7.2 (именно эту версию) найти? — barser (01.12.2003 13:56, пустое)
- внутри — lutik (27.11.2003 13:57, 1116 байт)
  - Ответ: Не помогло, все-равно ругается. Может есть какая-то хитрость? — gosh (27.11.2003 16:10, пустое)
    - этим нуна заменить содержимое файла <путь к корню проги>\license.txt, потом проверить что в переменая среды SYNPLICITY_LICENSE_FILE = путь и ентому файлу — lutik (27.11.2003 16:39, пустое)
      - Ответ: Отказывается работать... — gosh (27.11.2003 19:41, 120 байт)
- Дык тут было... — Незнаев (27.11.2003 13:47, пустое, ссылка)
  - Ответ: Встречал не раз эту ссылку, да не коннектится туда никак — gosh (27.11.2003 16:05, пустое)
Подскажите, почему эта хрень в макс плюсе не компилится (пишет, что модуль mode1 должен быть модулем или блоком или...), а в ISE е замечательно проходит — axalay (26.11.2003 12:00, 3455 байт)
- Потому что максплюс не поддерживает многомодульных Верилог-файлов. — Авсётаки (26.11.2003 12:09, пустое)
  - Ответ: (это не ответ-жду ответа) Это базлайн не потдерживает, у меня проект с иерархией до 12 работет на верилоге — axalay (26.11.2003 12:47, пустое)
    - Ну, если исправить мелкие ошибки, то компилится. — none (26.11.2003 13:19, 8461 байт)
      - Ответ: А почему не совсем хорошая реализация (мне нада 12 импульсных входов защитить от дребезга, а датчики разные, поэтому предусмотрена программная загрузка времени возможного дребезга для каждого канала, а что дальше делать - это не важно). За ответ спасибо, ша попробую. А если подскажешь свою идею-буду только благодарен — axalay (26.11.2003 13:25, пустое)
      - Пардон, кодировка тю-тю ... — none   (26.11.2003 13:24, пустое)
        
        Ответ: Жму твою руку. Только скажи (как только входы я обозвал цепями, будь они неладны, все прошло), почему нада входы цепями обзывать? Я уже 2 года пишу на верилоге - с этим столкнулся в первый раз (тем более в ксилинксе все проходит) — axalay   (26.11.2003 13:42, пустое)
        
        Ответ: ниче страшного, разберемся, а в чем разница : mod или mode? — axalay   (26.11.2003 13:27, пустое)
        
        По порядку. — none   (26.11.2003 14:51, 1305 байт)
        
        Т.е. есть и другие ф-ции => все правильно. Успехов. — none   (26.11.2003 15:07, пустое)
        
        Ответ: Спасибо...осталось добить АЦП и все (достала уже эта плата) — axalay   (26.11.2003 15:33, пустое)
        
        Ответ: Насчет меньше писать- я не спорю, мне нравится наглядность - а в итоге место внутри плис скорее всего одно и то жею (просто я схемотехник и по образованию и по стажу), а насчет 4-го, зачем перекладывать дело на проц, если это можно сделать аппаратно(у меня на плис еще подключено 2 АЦП (SPI), 4-Мб FLASH, часики (I2C), 12 импульсных входов, ЖКИ-дисплей, формируется внешняя шина процессора и еще по мелочам) . А на все это у проца ног не хватит раз, и на вычисления время требуется, и к тому же на проце много чего еще висит. Вот такое вот решение — axalay   (26.11.2003 15:03, пустое)
ALTERA ----> XILINX — Авсётаки (26.11.2003 09:47, 348 байт)
- Собственно графика и LPM создают основные проблемы. Если их решить - проблем быть нет должно. — Пятничный хрен (28.11.2003 15:24, пустое)
- Ответ: Переписать все на верилог!...флаг тебе в руки — axalay (26.11.2003 11:53, пустое)
  - Я не против "флага", только не хотелось бы потом факела в ж-пе. На всё про всё - 2 нед. Неужели нет какого-ндь тула? Типа synplicity, может оно поможет? — Авсётаки (26.11.2003 12:13, пустое)
    - Ответ: я тока из-за этого и начал все писать на верилоге — axalay (26.11.2003 12:48, пустое)
VHDLявшикам. Из вкусного на http://tech-www.informatik.uni-hamburg.de/vhdl хочется выделить "1076 Draft IEEE Standard VHDL - Language Reference Manual" и "1076.6 VHDL Synthesis Syntax Reference". (как я понял "nagano"-е совсем кранты) — zlyh (25.11.2003 17:45, пустое)
- Кстати, на нагано лежала парочка классных книжек по VHDL(метров по 30) я к сожалению не успел скачать, но может кто-нить выложит их на неору, или еще куда?? — maphin (26.11.2003 10:02, пустое)
  - Douglas Perry VHDL.Programming.by.Example.4th.E — Кн (26.11.2003 13:50, 100 байт)
  - Есть одна "парочка". Хто даст ftp, пишите. — zlyh (26.11.2003 11:02, пустое)
Знатокам Verilog'a! HELP-P-P-P !!! Помогите найти ошибку. Low level-модуль (prim_addr_decoder) синтезируется нормально без ошибок и предупреждений. При попытке вставить его в top-модуль (prim_bkend2) синтезатор выдает несусветное (Sinthesis report (WebPack 4.2). Причем ранее таких фокусов с другими модулями не было. — ukun (25.11.2003 16:28, 9225 байт)
- cfg_sel - 2 раза в списке портов верхнего уровня — matyushin (12.12.2003 05:25, пустое)
Kak ugoworit rabotat ALDEC 6.1 Sp2 ? — AOSP (24.11.2003 13:28, пустое)
- Ответ: Руками поработать, а что делать и как, было ниже . Сачки, блин! — Z (24.11.2003 15:06, пустое)
Было: "Уважаемые господа! Пожалуйста, подскажите, где можно взять полный текст стандарта IEEE 754 (вычисления с плавающей точкой) кроме официального сайта IEEE :))) Спасибо. " — Valeri (24.11.2003 09:14, 209 байт)
- Забыл сказать - это библиотека, специально оптимизированная для синтеза — Valeri (24.11.2003 09:37, 70 байт)
Как организовать монтажное И или ИЛИ в VHDL ? — GVS (23.11.2003 10:32, пустое)
- Я типа начинающий, может глупость скажу, но ведь это вроде технологически на комплементарных транзисторах невозможно? А монтажное ИЛИ, это прежде всего pull-up или pull-down резисторы ? — algent (27.11.2003 04:54, пустое)
  - tri-state buffer и эти самые pullup/down. Только это уже к HDL-ю не как не относится. — zlyh (27.11.2003 11:46, пустое)
- вроде как через resolution function, есть ли в IEEE.std_XXXX готовые определения - не знаю — yes (24.11.2003 12:35, пустое)
  - Fitter rugaet'sja. — KA (24.11.2003 18:08, пустое)
- Через логическое И ИЛИ :) — asoneofus (23.11.2003 12:31, пустое)
Автоматический тест бенч генератор для тестирования HDL проектов — Владимир (21.11.2003 17:35, 35 байт, ссылка, картинка)
- Все это есть в Альдеке.... — -=Sergei=- (21.11.2003 19:22, 45 байт)
Автоматический тест бенч генератор для тестирования HDL проектов — Владимир (21.11.2003 17:34, 36 байт, ссылка)
C_A_M_C_A_D 4.1 лекарство не завалялось? — badfred (21.11.2003 03:39, 179 байт)
VHDL: между библиотеками ieee.numeric_std и std_logic_XXXX конфликтов нету? — yes (20.11.2003 17:30, 276 байт)
- numeric_std и std_logic_* друг друга не любят. И там и там одно и тоже определяется. — zlyh (20.11.2003 18:06, 356 байт)
  - пространство имен это хорошо, а на практике какая библиотека чаще пользуется? — yes (20.11.2003 18:09, 105 байт)
    - А VHDL FAQ почитать слабо? — Valeri (21.11.2003 08:00, пустое, ссылка)
      - меня больше интерсовал вопрос, кто чем пользуется из участников конференции — yes   (21.11.2003 09:31, 570 байт)
        
        Ответ: — zlyh   (21.11.2003 11:02, 522 байт)
        
        Я не старался формировать свои рекомендации, скорее указать на общепринятые в мире VHDL — Valeri   (21.11.2003 09:55, 943 байт, ссылка)
        
        ну они signed/unsigned вроде как взаимоисключающиеся (там совпадают переопределения) — yes   (21.11.2003 11:55, 637 байт)
Транслятор VHDL в Verilog — Axe (18.11.2003 13:45, 129 байт)
- Некоторые конструкции X-HDL транслирует неправильно. Лучше не пользоваться ничем подобным.(+) — miki (18.11.2003 14:41, 144 байт)
  - Ответ: Спасибо за отклик — Axe (18.11.2003 15:06, 333 байт)
Кто-нибудь может поделиться стандартом МЭК 297 ? Спасибо. — miki (17.11.2003 12:11, пустое)

Заполнить форму для отправки сообщения ||| Телеконференции ||| Главная страница ||| Конференция без кадра ||| Архив без кадра