Отправлено Авсётаки 01 декабря 2003 г. 12:39 В ответ на: если я правильно понял, то вижу несколько пороков в методе отправлено yes 01 декабря 2003 г. 10:22

Со всем согласен, особенно с последним абзацем. Но абсоятельства таковы, что есть проект для альтеровского ПЛИСа, который создавался много лет разными людьми на разных HDL-языках, а зачастую и в графике с использованием встроеных библиотек альтеры. Всего модулей сейчас около 350, иерархия - до 10..15 уровней, межсоединения чрезвычайно запутаны и далеко не всё документировано.
Теперь, этот проект в очень сжатые сроки надо конвертировать в чип Xilinx, который значительно "жирнее" альтеровского. Т.е, даже в случае совсем "кривой" конверсии, проблем с размещением и быстродействием возникнуть не должно.
Ещё немаловажный момент - баги. Если всё начать переписывать набело на Verilog, то ошибки неизбежны. Их потом придется найти и обезвредить, а это тоже время, которого нет.
Вот поэтому и хотелось бы всё автоматизировать до предела, пусть даже за счёт оптимальности кода, быстродействия и т.д.

• в таком деле каждый сам себе думает, но я бы переписал как раз для того — yes   (01.12.2003 14:32, 56 байт)
  • Угу... пути другого наверное нет... — Авсётаки   (01.12.2003 15:19, 169 байт)
    • ...я конечно не хрен :-))) , но и он сказалбы что лучше разобраться в алгоритме и переписать самому. Потому что ошибки гденьд будут и их надо будет исправлять. — zlyh   (01.12.2003 15:53, пустое)