[an error occurred while processing this directive]
В Верилог2001 добавили оператор generate. И все так скромно молчат. Этж какой продвиг!
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
zlyh
04 декабря 2003 г. 16:03
Составить ответ
|||
Конференция
|||
Архив
Ответы
в продвинутых тулзах в старом верилоге был `for , ну и еще в 2001 есть vector instantiation
—
yes
(05.12.2003 10:35,
пустое
)
Все давно пользуются ;-)
—
blake
(04.12.2003 16:16,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru