[an error occurred while processing this directive]
cfg_sel - 2 раза в списке портов верхнего уровня
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
matyushin
12 декабря 2003 г. 05:25
В ответ на:
Знатокам Verilog'a! HELP-P-P-P !!! Помогите найти ошибку. Low level-модуль (prim_addr_decoder) синтезируется нормально без ошибок и предупреждений. При попытке вставить его в top-модуль (prim_bkend2) синтезатор выдает несусветное (Sinthesis report (WebPack 4.2). Причем ранее таких фокусов с другими модулями не было.
отправлено ukun 25 ноября 2003 г. 16:28
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru