«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Архив. Страница 33
- Synplify 7.7 released — PetrovNA (22.09.2004 12:09, 834 байт)
- Помогите разобраться, наваял прогу в редакторе Active-HDL на VHDL, отладил ее, перенес файл в квартус, а в квартусе ничего не работает, в чем может быть дело? — Grave_Digger (21.09.2004 13:50, пустое)
- Вопрос не конкретен, что именно не работает, а то причин может быть 1000 и ещё одна. По этому поводу по ссылке хорошо написано. — Builder (21.09.2004 13:57, 156 байт, ссылка)
- Если кому интересно вот ссылки на рисунки моих времянок — Grave_Digger (21.09.2004 19:02, 73 байт)
- Понял в чем дело, но как испраить не знаю... В Active у меня все регистры 4 разрядные (сделал вместо 8 как было раньше), а когда переношу в Quartus этот файл и моделирую его там, то 2 регистра становятся 3 раз. а один вообще 1-раз. (так показывает времянка), может что с настройками? — Grave_Digger (21.09.2004 18:43, пустое)
- проект состоит из одного vhdl файла, сначала я его моделирую в Active-HDL добиваюсь нужных времянок, синтезирую его и переношу в квартус, повторно делаю моджелирование этого проекта, но времянки совсем другие — Grave_Digger (21.09.2004 14:10, пустое)
- Ответ: — Grave_Digger (21.09.2004 13:58, 54 байт)
- Подскажите пожалуйста, на чем работать начинать - Verilog или VHDL, определите, так сказать, жизненную стезю... — netaimaid (21.09.2004 13:31, пустое)
- медианный фильтр на AHDL — test (20.09.2004 17:07, 128 байт)
- ламерский вопрос по verilog'у — scotinka (19.09.2004 02:40, 466 байт)
- Ответ: — v (19.09.2004 14:55, 273 байт)
- CodeVisionAVR — bolabol (17.09.2004 22:36, 51 байт)
- Народ, как попасть в закрома? — matel (16.09.2004 22:39, пустое)
- VME Slave где можно посмотреть Очень нужно! — PH (16.09.2004 13:20, пустое)
- Вопрос тем, кто шарит в ftp Ментора — matel (16.09.2004 02:16, 113 байт)
- Кто нибуть знает как компилируется проект под конечное производство? — imsushka (15.09.2004 22:42, 90 байт)
- интересуюсь для общего развития: на чем софт для софтверных ядер Xilinx|Altera пишут? ну то есть компилер/отладчик какой? и еще бы на бенчмарки взглянуть бы — yes (15.09.2004 10:07, 126 байт)
- Не подскажет ли кто как в квартусе присваивать ноги сигналам до компиляции, а то приходится ждать две компиляции. — NiC22 (13.09.2004 21:13, пустое)
- Вопрос по Verilog — cdg (10.09.2004 10:38, 1185 байт)
- Дириктива `timescale в Верилоге ? — -=Sergei=- (09.09.2004 16:41, 346 байт)
- Вопрос по Verilog. Как компактно записать двумерный массив констант?(+) — xcv (08.09.2004 11:05, 915 байт)
- Буду очень благодарен за PCI VHDL testbench — Nick Kovalyov (08.09.2004 10:40, пустое)
- Ответ: — Кн (08.09.2004 14:10, 29 байт)
- Ответ: — Nick Kovalyov (08.09.2004 14:22, 20 байт)
- У собаки — Кн (08.09.2004 14:58, 55 байт)
- Такое наблюдение по ModelSim: — cms (07.09.2004 15:51, 231 байт)
- Кто-нибудь пользется для верификации инструментом Vera от Synopsis? — cms (07.09.2004 13:27, пустое)
- Ответ: — Jin (08.11.2004 13:30, 25 байт)
- много раз спрашивал, нашел ответ по замене log2 — MAZZI (06.09.2004 12:56, 817 байт)
- Кто бы предложил VHDL генератор случайного сигнала, или дал ссылку... Спасибо — sir-yuri (06.09.2004 10:57, пустое)
- На ActivHDL 6.2 НЕ ставиться SP1 ??? — wolf (04.09.2004 22:22, 218 байт)
- Ответ: — Gorby (07.09.2004 16:59, 248 байт)
- Ответ: Есть лекарство к любой версии. Email — Vlad23 (09.09.2004 06:59, 47 байт, ссылка)
- Ответ: Ой, сори, если уж савсем нетрудно, то... — wolf (09.09.2004 18:21, 381 байт)
- Ответ: А вот и мыло, заранее пасиб — wolf (09.09.2004 18:11, 16 байт)
- Ответ: Что то я не допонимаю, эта ссылка чаво ???. Ваащето ActivHDL 6.2 WebVersion (Build1344) уже скачан c ейного сайта, и SP1 к ней, тока он ставиться не хочет, и собственно известная кряка ничего не патчит, вот в чем трабл !!! — wolf (09.09.2004 18:08, пустое)
- Ответ: — Gorby (09.09.2004 18:58, 147 байт)
- Ответ: — wolf (12.09.2004 18:16, 91 байт)
- Ответ: — Gorby (17.09.2004 16:49, 285 байт)
- Очень мне понравился Symphony EDA (Simili) -- как сломать версию 2.3 ? — forth (04.09.2004 19:22, 213 байт)
- Подскажиете по ActiveHDL (+) — Builder (03.09.2004 19:54, 206 байт)
- а есть ли халявные VHDL-утилиты для Win ? — forth (03.09.2004 18:06, 147 байт)
- Подскажите как на VHDL сделать что бы счетчик считал по переднему и заднему фронту clk. — d_y (02.09.2004 11:41, 294 байт)
- cadence Ic 5.0 — Andrew (01.09.2004 12:07, 429 байт)
- Вопросик по VHDL — Мартовский Котяра (31.08.2004 22:21, 908 байт)
- Коллеги, чем можно сконфигурировать PALCE16. Интересует среда разработки. С уважением, — Звероящер (30.08.2004 13:22, пустое)
- Вот есть сайты типа dsp-book.narod.ru, там куча литературы. А по *HDL, Verilog есть что-нибудь такое? — Антон (30.08.2004 13:20, пустое)
- Народ! Нужен кряк/кейген для System Designer 2.1 кто поделится? — Evg12 (28.08.2004 11:42, пустое)
- Вот для интереса попробовал во внутренних компонентах подключиться к внешним выводам ПЛИС. — dsmv (27.08.2004 17:06, 199 байт)
- Как завести сигнал GCLKx (Spartan3) в проект на Верилоге ? Где-то был пример, не могу найти — MaximN (26.08.2004 14:10, пустое)
- Схемка USB blaster у кого то есть? — Xanoy (26.08.2004 12:23, пустое)
- Ответ: — infostar (17.10.2005 20:42 220.194.203.237, пустое)
- Может кто-нибудь дать блок UART на Veriloge или какой-нибудь закрытый, который можно встроить в проект на Veriloge. Можно на мэйл. Спасибо. — MaximN (26.08.2004 10:51, пустое)
- Float point - документация или исходники — imsushka (24.08.2004 17:11, 125 байт)
- Проблема ModelSim - library — Rok (24.08.2004 13:21, 281 байт)
- нужна идея, помогите пжлста (+) — svga (24.08.2004 08:49, 539 байт)
- Где найти схему для ByteBlasterII ( для Cyclone)? — gramalexus (21.08.2004 15:01, пустое)
- Ссылка на Synplify 7.6.1 получена в 22 часа (-) — Может пригодиться кому (20.08.2004 22:16, пустое, ссылка)
- Нужен регистровый блок. Не могу сам сообразить как сделать — imsushka (19.08.2004 23:05, 369 байт)
- Вопрос синхронизации в Vertex-II Pro — stv (19.08.2004 15:17, 663 байт)
Телеконференции
|||
Главная страница