Отправлено Builder 21 сентября 2004 г. 14:21 В ответ на: проект состоит из одного vhdl файла, сначала я его моделирую в Active-HDL добиваюсь нужных времянок, синтезирую его и переношу в квартус, повторно делаю моджелирование этого проекта, но времянки совсем другие отправлено Grave_Digger 21 сентября 2004 г. 14:10

1) как можно добится временок в Active-HDL он же не умеет сентезировать. Слечайно не командами типа #10?
2) синтезирую его и переношу в квартус - это как? Опять-же, Active - же сам не синтезирует.

Ещё подробнее процесс распишите, и файл можно прикрепить, если не большой.

• Сам файл — Grave_Digger   (21.09.2004 14:34, 2576 байт)
  • Хоть VHDL и не знаю (+) — Builder   (21.09.2004 15:06, 368 байт)