[an error occurred while processing this directive]
«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Страницы:
Текущая
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
Новое сообщение
Регистрация
Телеконференции
——> Выберите конференцию
Микроконтроллеры <03.01.2024 22:59>
Программируемые логические схемы <03.01.2017 20:54>
Языки описания аппаратуры (VHDL и др.) <23.12.2018 20:16>
Цифровые сигнальные процессоры (DSP) <31.08.2023 09:00>
Аналоговая схемотехника <16.06.2022 18:58>
Голосования <08.12.2022 22:35>
CLKDLL. Задаю DIVIDE=8.0, а временная симуляция показыват что деление на 2. почему?
—
Lucky-
(20.03.2004 20:16,
пустое
)
уже знаю.
—
Lucky-
(22.03.2004 13:08,
пустое
)
Посоветуйте, где взять хорошее описание Verilog 2000-2001? (знаю AHDL, но некоторые вещи придётся писать на платформо независимом языке)
—
Builderq
(18.03.2004 16:39,
пустое
)
Странно, вроде имя ввёл неправильно, а сообщение пошло. Как так може быть?
—
Builder
(18.03.2004 16:58,
пустое
)
Забавная и приятная вещь, Evita - описание VHDL и верилога, в комплекте Active-HDL 6.1
—
algent
(19.03.2004 00:17,
пустое
)
Чайниковский вопрос...(+)
—
kos
(18.03.2004 16:28, 1218 байт)
Точно не скажу, но уверен что Альтера "может". Как на общеизвестных языках делать Z популярно описано в 10й главе от Дугласа Смита.
—
zlyh
(19.03.2004 09:55,
пустое
)
Спасибо я разобрался...Конечно представление о программировании надо менять!
—
kos
(19.03.2004 10:29,
пустое
)
есть несколько vhdl файлов можно ли их впихнуть в одну ПЛИС, притом нужно их сигналы связать....
—
filin
(18.03.2004 08:40,
пустое
)
Делается один файл, который описывает верхний уровень (собсно саму микросхему). Все остальное является его компонентами.
—
andrew_b
(18.03.2004 10:08,
пустое
)
Ответ:
—
filin
(18.03.2004 11:18, 46 байт)
Да как угодно. У проекта должен быть верхний уровень. Это верний уровень и есть FPGA.
—
andrew_b
(18.03.2004 11:25,
пустое
)
Помогите начинающему - решили проект сделать (нужен буфер com-портов - 10 штук, работающих с разными скоростями), плюс простая логика, как это лучше сделать, где взять информацию(+)
—
Andrey_
(18.03.2004 06:41, 3721 байт)
Для CPLD - это слишком много.
—
V61
(18.03.2004 10:40, 268 байт)
Советую отказаться от программистского подхода к созданию железа. Сначала попробуйте оказаться от переменных, заменив их сигналами. А там дальше будет яснее.
—
andrew_b
(18.03.2004 10:16,
пустое
)
Спасибо, действительно с сигналами все стало гораздо лучше
—
Andrey_
(18.03.2004 11:33,
пустое
)
Может ли кто-то объяснить такой глюк ....
—
Amid
(17.03.2004 19:37, 835 байт)
Ответ (+)
—
andrew_b
(18.03.2004 08:58, 221 байт)
НО ....
—
Amid
(18.03.2004 11:22, 237 байт)
Еще раз. (+)
—
andrew_b
(18.03.2004 11:33, 431 байт)
To SM - очень интересно про PrimePower, где он накопался, а то из ослика медленно идет, пока только 90М?
—
miki
(16.03.2004 10:59,
пустое
)
Чек мыл. Ко мне он оттуда прилетел со скоростью пол-мега в секунду :)))
—
SM
(16.03.2004 14:29,
пустое
)
а мона мине тож "Чек мыл."..
—
lutik
(16.03.2004 17:33,
пустое
)
Ответ: Ссылки +
—
YuryL
(17.03.2004 17:09, 28 байт)
Какая версия?
—
YuryL
(17.03.2004 17:12,
пустое
)
Версии и ОС там (+)
—
SM
(18.03.2004 01:00, 90 байт)
А библиотеки свои или с буржуйскими будете играть?
—
YuryL
(18.03.2004 10:02,
пустое
)
Пришлёт (+)
—
SM
(18.03.2004 10:50, 61 байт)
Не все буржуйские библиотеки поддерживают PrimePower,TSMC -да
—
YuryL
(18.03.2004 11:52,
пустое
)
мона
—
SM
(16.03.2004 18:07,
пустое
)
Help
—
A_S_N
(16.03.2004 00:07, 43 байт)
А что конкретно интересует?
—
miki
(16.03.2004 13:56,
пустое
)
Ответ: Во-первых, где часть два : part 11 - 25, во-вторых, волшебное слово к RAR сам подобрал ;), ступил немного.
—
kuz_al
(16.03.2004 15:06,
пустое
)
А хрен его знает где вторая часть, если бы Вам нужна бы была лицензия, то бы помог, правда, если кто предоставит FTP, то можно и залить
—
miki
(16.03.2004 16:32,
пустое
)
Народ, может кто подскажет, можно ли в Synplify использовать пользовательские библиотеки
—
matel
(15.03.2004 23:22, 113 байт)
Могу точно сказать, что для подключения пользовательских (+)
—
SM
(16.03.2004 01:14, 519 байт)
Работа
—
decelver
(15.03.2004 21:53, 117 байт)
Ответ: В час?
—
Alexandr_I
(16.03.2004 10:34,
пустое
)
Ответ:
—
Grumbler
(15.03.2004 22:37, 24 байт)
Ответ: Сумашедший.... Что возмёшь?... (На авторство не претендую)
—
Vitus_strom
(16.03.2004 10:17,
пустое
)
Схемы устройств
—
decelver
(15.03.2004 20:55, 78 байт)
Ответ: В MAX и в QUARTUS есть примеры и готовые элементы написаные на AHDL
—
Alexandr_I
(16.03.2004 10:37,
пустое
)
не работает компилятор sinplify
—
NiCC
(15.03.2004 14:12, 135 байт)
Ответ: Фамилию называл? Лицензия в порядке?
—
ОС
(15.03.2004 14:55,
пустое
)
Ответ: Что занчит называть фамилию? Лицензию генерил кейгеном, запускается ведь прога
—
NiCC
(15.03.2004 18:37,
пустое
)
Ответ: Шучу я так... По подробней можно? Какая версия? Какой проект,какой кристал? Ведь не понятно же...
—
ОС
(15.03.2004 19:15,
пустое
)
Ответ: Sinplify 7.2, открыл какой то проект из примера для альтеры на VHDL, а кнопка рун даже не подсветилась. Тут ещё одна проблемма
—
NiCC
(15.03.2004 20:30, 172 байт)
Ответ: Скорей всего с лицензией проблемы... А если проект с нуля создать он компилируется?
—
ОС
(16.03.2004 12:20,
пустое
)
Ответ:
—
NiCC
(16.03.2004 13:55, 474 байт)
Ответ: Не могу сказать,что здесь не так я пользую версию 7.1.1. Это надо сравнивать с теми у кого стоит ваша версия...
—
ОС
(16.03.2004 15:10,
пустое
)
Ответ:
—
ОС
(15.03.2004 19:13,
пустое
)
2 miki - если интересно - PrimePower накопался....
—
SM
(15.03.2004 12:41,
пустое
)
Помогите с чего начать первый проект на ПЛИС???
—
filin
(15.03.2004 10:18, 92 байт)
Всем спасибо!!! понемногу начинаю определяться;)
—
filin
(17.03.2004 08:38,
пустое
)
Начните с изучения цифровой схемотехники и архитектуры CPLD/FPGA
—
Victor®
(15.03.2004 17:51,
пустое
)
Мой совет - любая FPGA от Алтеры и Quartus. Не стоит тратить время на CPLD (мерзкая архитектура - но это мое личное мнение) и MAX Plus II (больше не сопровождается Алтерой - end of life).
—
LeonY
(15.03.2004 10:40,
пустое
)
если я правильно понял к FPGA нужна дополнительная микруха,а CPLD не нужна
—
filin
(15.03.2004 13:34,
пустое
)
Ну не совсем .....
—
-=Sergei=-
(15.03.2004 18:02, 717 байт)
Коллега! :-) Я вот тоже в точно такой же ситуации...если интерестно(+)
—
kos
(15.03.2004 10:38, 801 байт)
я бы советовал начинать с verilog - по сути одно и то же, но синтаксис менее маразменный
—
yes
(15.03.2004 13:35,
пустое
)
Спакуха. И VHDL освоишь и Verilog. ("и" а не "или").
—
zlyh
(15.03.2004 11:08,
пустое
)
да я и не переживаю... :-) Но за поддержку все равно спасибо!
—
kos
(15.03.2004 11:11,
пустое
)
nrzi кодирование
—
Sinensis
(13.03.2004 13:30, 1116 байт)
Ответ: протактируй выход!!
—
UIC
(13.05.2004 15:43,
пустое
)
Возможно ли как-то в MAX+ в VHDL обратится к одному сигналу из разных потоков? Если да то как?(+)
—
kos
(13.03.2004 10:02, 204 байт)
Если "поток" относится к собственно языку, то что такое "поток"?
—
zlyh
(14.03.2004 16:14,
пустое
)
Я имел ввиду процесс.. Не так выразился... :-)
—
kos
(15.03.2004 09:23,
пустое
)
Если читать сигнал то без проблем. Если присваивать то можно только в одном процессе, хотя компилятор может и не заругается, но синтезатор уж точно обидится. С shared не работал, не знаю.
—
zlyh
(15.03.2004 10:55,
пустое
)
Да это понятно насчет чтения... Мне надо было присвоить. (+)
—
kos
(15.03.2004 11:01, 68 байт)
Во первых, ты пишешь ЖЕЛЕЗО, оно просто прикидывается программой. Функции resolved это только для красивого моделирования. Присваивать из двух процессов одному сигналу (закоротить два выхода в железе) надо с оглядкой...
—
zlyh
(15.03.2004 13:46,
пустое
)
Это я все понимаю.. Но ведь я ж могу в том же железе обращатся к одним и тем же портам(+)
—
kos
(15.03.2004 15:51, 435 байт)
Во первых, ты пишешь ЖЕЛЕЗО, оно просто прикидывается программой. Функции resolved это только для красивого моделирования. Присваивать из двух процессов одному сигналу (закоротить два выхода в железе) надо с огладкой...
—
zlyh
(15.03.2004 13:46,
пустое
)
Перемножение 1024-х пар чисел, используя vhdl
—
Retrograd
(13.03.2004 03:40, 268 байт)
Самые известные гостиницы Москвы с пушкинских времен по наши дни.
—
Юрий Выборнов
(04.11.2004 23:10, 128 байт,
ссылка
)
А вот опять вопрос - А что VHDL который в MAX+ не понимает SHARED переменных??
—
kos
(12.03.2004 18:22,
пустое
)
Народ такая запись правомочна? VHDL(+)
—
kos
(12.03.2004 14:41, 250 байт)
Ответ: А что существуют тригера, которые срабатывают одновременно и по переднему и по заднему фронтам?
—
Slavko
(12.03.2004 14:49,
пустое
)
Coolrunner II :-) И такая запись для него синтезится
—
Victor®
(12.03.2004 17:06,
пустое
)
Каким синтезёром пользовались? На что похожа получаемая схема?
—
zlyh
(14.03.2004 16:10,
пустое
)
Synplify Pro + WebPack 5.2 такое понимает для Coolrunner II (в отчете говорится об использовании DualEdge)
—
Victor®
(15.03.2004 10:39, 3442 байт)
В натуре, в Coolrunner II есть такой элемент!
—
zlyh
(15.03.2004 14:09,
пустое
)
Ну например , если счетчик - то нет проблем в любой архитектуре сделать по фронту и спаду, причем без удвоения частоты (только триггеров в 2 раза больше надо)
—
Victor®
(15.03.2004 17:42,
пустое
)
Клас!!! Век живи, век учись
—
Slavko
(13.03.2004 00:57,
пустое
)
Ответ: Твой синтезатор не может прожевать эту строчку if (SPI_CLk'event) then поскольку она должна срабатывать по двум фронтам, а таких элементов который описан у тебя нет
—
Vitus_strom
(12.03.2004 14:48, 19 байт)
Спасибо я думал что этот атрибут просто возвращает сигнал о том что фронт сменился... Ясно! Спасибо!
—
kos
(12.03.2004 14:58,
пустое
)
Использую HDL Designer и Leonardo. Как подсунуть им .UCF или .SDC (жесткую привязку ножек)?
—
eugeny
(11.03.2004 10:13,
пустое
)
Ответ: Ты крут, работа нужна? (А ножки, на стадии синтеза не привязываются. Это делается уже в момент разводки под определенную платформу, конкретную ПЛИС с конкретным корпусом). А нужна работа - пиши, нам такие нужны :)
—
Holy-Glory
(11.03.2004 21:47,
пустое
)
Ответ: За что меня палокой по голове? Хочу подобрать инструмент который позволит сгенерить код CPLD и для ALTERA, и для XILINX. зачем обижать?
—
eugeny
(16.03.2004 10:05,
пустое
)
Ну почему-же? Атрибутами в VHDL можно указать контакты для сигналов.
—
Victor®
(12.03.2004 18:12,
пустое
)
Ответ: Плохой стиль. В смысле переносимости проекта,при использование атрибутов смена кристала потребует исправлять исходный код,а внешний файл ucf,для каждого типа кристала это красиво и удобно.
—
ОС
(15.03.2004 17:16,
пустое
)
Согласен. Я просто говорил вообще о такой возможности.
—
Victor®
(15.03.2004 17:52,
пустое
)
А я и не говорил что нельзя. Я сказал, что так не делается.
—
Holy-Glory
(16.03.2004 15:34,
пустое
)
Ответ: Эт точно...
—
ОС
(15.03.2004 18:12,
пустое
)
Ответ: А зачем вам народ,кто не умеет делать жесткую привязку ножек? :) У вас все такие?
—
ОС
(12.03.2004 12:14,
пустое
)
Нет, здесь народ не любит переделывать HDL код при переходе на новую платформу
—
Holy-Glory
(13.03.2004 17:33,
пустое
)
Ответ: В смысле? Новое семейство кристаллов,сапр? Поясните. Или вас привлекла связка HDLDesigner + Leonardo? ;)
—
ОС
(15.03.2004 14:51,
пустое
)
Ответ: Да, привлекла связка HDLdesigner + Leonardo. Второе, конечно, не самый лучший выбор, но уже не плохо.
—
Holy-Glory
(16.03.2004 15:33,
пустое
)
там такие - верх компетентности!
—
:)
(12.03.2004 13:00, 2 байт)
народ посоветуйте что почитать новичку по vhdl
—
kos
(11.03.2004 08:30,
пустое
)
Отправлено письмо "на деревню, дедушке". Ваш доброжелательный аноним.
—
zlyh
(11.03.2004 09:48,
пустое
)
Это куда??
—
kos
(11.03.2004 12:36,
пустое
)
я подписываюсь как меня найти
—
zlyh
(11.03.2004 14:15,
пустое
)
спасибо! А что это???
—
kos
(11.03.2004 16:20,
пустое
)
тут!
—
kos
(11.03.2004 14:26,
пустое
)
Ответ:
—
kos
(11.03.2004 14:26,
пустое
)
Народ помогите новичку. Как напмсать на VHDL как какую-нибудь логику произвольной длины (+)
—
kos
(10.03.2004 15:37, 125 байт)
Вот 200или-не
—
dsmv
(10.03.2004 16:30, 213 байт)
Это понятно!... Но тут имеет место последовательный опрос... Или я чего не понял??
—
kos
(10.03.2004 16:35,
пустое
)
нет - это одновременный процесс, только думаю что нескомпилится - не любит вхдл небрежного обращения с типами
—
yes
(10.03.2004 17:39, 112 байт)
В примере есть небольшая ошибка, но подобные конструкции прекрасно синтезируются и работают
—
dsmv
(10.03.2004 18:44, 452 байт)
Ясно ! Спасибо!
—
kos
(10.03.2004 17:43,
пустое
)
Ответ (+)
—
andrew_b
(10.03.2004 15:48, 205 байт)
Ответ (+)
—
Э-э-х...
(10.03.2004 15:48, 205 байт)
Поставили на плату 2 штуки EPM3064 и один разъем программирования на них. Не будет ли проблем при конфигурировании
—
fikus
(10.03.2004 12:28, 155 байт)
Ищите по фразе 'multi-device JTAG chain' в Help MAX+PLUS II. Проблем не будет.
—
Victor®
(10.03.2004 12:47,
пустое
)
Как можно добавить поддержку старых семейств Xilinx в новые пакеты? (+)
—
paha
(10.03.2004 11:15, 387 байт)
Никак. Можно только использовать старые версии.
—
Деревянный бодхисаттва
(11.03.2004 14:03,
пустое
)
есть некий код на VHDL для генерации сигнала на основе имеющихся 2х других, A-HDL симулирует нормально, а вот после синтеза в Leonardo, MAXplus не хочет нормально симулировать.
—
Bug
(09.03.2004 11:55, 571 байт)
Ответ: Verilog forevah
—
Holy-Glory
(10.03.2004 13:41, 340 байт)
Не корректно описан счетчик.
—
V61
(09.03.2004 13:02, 357 байт)
или я чего не догоняю, или всётаки вот так нельзя делать cnt := cnt + 1; или может какую библиотеку я не подключил ? вобщем я описал вот так и всё заработало ->
—
Bug
(09.03.2004 15:39, 384 байт)
Этот код работоспособен,
—
V61
(09.03.2004 16:59, 371 байт)
всёравно A-HDL у меня ругаеться на эту строчку :-(
—
Bug
(09.03.2004 17:49,
пустое
)
Вот так.
—
V61
(10.03.2004 11:35, 1035 байт)
Вопрос по VHDL :
—
urri
(04.03.2004 18:10, 209 байт)
Наверно я не понимаю что должно бы быть. Вот есть атрибут " 'POS". И ещё мне не удалось обьяснить моделсиму выводить сигналы по алиасам (понимает только явное обращение к сигналам).
—
zlyh
(09.03.2004 17:14,
пустое
)
аттрибут 'POS не работает (CNTRL_RG'pos(INT_EN) - ошибка). В связке ActiveHDL - Synplify алиасы распознаются.
—
urri
(10.03.2004 14:10,
пустое
)
Ответ:
—
zlyh
(11.03.2004 14:14, 814 байт)
Вопрос то в чем?
—
V61
(05.03.2004 11:52, 127 байт)
Дело в том что далбше встречается такая конструкция INT_EN <= DI(24), а хочется что-то вроде INT_EN <= DI(position (INT_EN))
—
urri
(05.03.2004 15:35,
пустое
)
определить костанту N=24, alias INT_EN....CNTRL(N), как я понял ваш вопрос
—
AlexP
(05.03.2004 05:43,
пустое
)
Это что же плодить еще кучу констант? Быть может есть какой-нибудь атрибут?
—
urri
(05.03.2004 11:28,
пустое
)
П оможите, почему не синтезируется в ISE 5 следующее...
—
6
(02.03.2004 19:05, 1906 байт)
Ответ: Sorry, здесь вернее...
—
6
(02.03.2004 19:08, 1894 байт)
А какой сигнал то?
—
zlyh
(02.03.2004 20:12, 63 байт)
Ответ: Sorry, здесь вернее...
—
6
(02.03.2004 19:07,
пустое
)
Ответ: Вопрос снят, голова под конец рабочего дня совсем не варит...
—
6
(02.03.2004 20:06,
пустое
)
Кто знает, какие иструменты существуют для подсчета потребляемой мощности в ASIC и FPGA для конкреного теста? Спасибо.
—
miki
(02.03.2004 17:16,
пустое
)
Вот эта хреновина ==>
—
SM
(03.03.2004 13:33,
пустое
,
ссылка
)
А где бы ее можно было бы скачать?
—
miki
(03.03.2004 17:23,
пустое
)
Хе-хе. Знать бы прикуп :) Я уже с год ищу всякие синопсисы посвежее - кроме древнего DC 2000.05 и праймтайма того-же года ничего нет.
—
SM
(03.03.2004 18:10,
пустое
)
Aldec A-HDL 6.2 c SP1 full и др. Отвечу на e-mail.
—
Vlad23
(02.03.2004 06:39,
пустое
,
ссылка
)
Очень нужен генератор М-последовательности (VHDL) :(
—
Ленточка
(02.03.2004 00:39, 265 байт)
ну вот
—
yes
(02.03.2004 15:51, 6605 байт)
Ответ:
—
Карпинский Богдан
(10.03.2004 21:12, 1477 байт)
Ответ: yes
—
Ленточка
(03.03.2004 00:53, 19 байт)
AHDL ругаеться когда один из выходов FUB'а пускаю и на Output Terminal и на вход другого FUB'а, разве так нельзя ? и поэтому приходиться ставить перед OutputTerminalom буферный элемент, но это дополнительные задержки :-(
—
Bug
(01.03.2004 18:30,
пустое
)
как задать начальный сигнал, акомя как ресетом в MAXplus
—
Bug
(01.03.2004 14:54, 328 байт)
Ответ: (+)
—
SM
(01.03.2004 18:09, 130 байт)
в начале опечатка, не синтезирую в AHDL, а симулирую
—
Bug
(01.03.2004 14:56,
пустое
)
делитель частоты на VHDL
—
Bug
(01.03.2004 12:52, 585 байт)
Это Вы намудрили.
—
V61
(01.03.2004 13:44, 112 байт)
не совсем понял что такое SRL ???
—
Bug
(01.03.2004 14:46,
пустое
)
Управляемая линия задержки.
—
V61
(01.03.2004 14:56, 137 байт)
я пишу под Altera Acex EP1K50, ну так а я как, не на счётчике разве сделал с самого начала ?
—
Bug
(01.03.2004 15:30,
пустое
)
Так я же не знал.
—
V61
(01.03.2004 16:47, 148 байт)
Вопрос: Какой скриптовый язык лучше использовать для упрвления процессом компиляции, запуска тестов и т.п. - TCL или Perl? Спасибо.
—
miki
(01.03.2004 11:20,
пустое
)
тот который знаете :), но вообще-то для этого применяется make
—
yes
(01.03.2004 12:21,
пустое
)
К сожалению не знаю ни Perl, ни TCL, есть проблема выбора - на чем остановиться
—
miki
(01.03.2004 13:40,
пустое
)
имхо TCL проще, и встроенный язык симуляторов (ну и вообще tool-зов) TCL, а не PERL
—
yes
(01.03.2004 14:49,
пустое
)
Заполнить форму для отправки сообщения
|||
Телеконференции
|||
Главная страница
|||
Конференция без кадра
|||
Архив без кадра