[an error occurred while processing this directive]
|
1) ячейка в ксайлинсах наверняка отличается от ячейки альтер (я с альтерой не работал, но в разных семействах ксайлинсов ячейки разные)
то есть перенести АТОМ нетлист (опять же если я понял что это) с одного на другое не выйдет
2) если даже ячейки могут выполнить одинаковую функцию, то может быть разное (для разных кристаллов) их соединение для выполнение времянок, например какие-нибудь цепи переноса
ну а для Xilinx можно ячейку посмотреть в FPGA editor - все опции и возможные соединения показаны (там даже можно найти специфические ячейки незадокументированные ксайлинсом), наверняка у альтеры есть такое же туло - типа ближайшие конкуренты
собственно для железной независимости языки высокого уровня и придуманы, я вообще стараюсь не вставлять платформо зависимые модули - ну то есть память описываю не как BRAM_xxx, а как HDL память (при условии, что синтез сумеет ее "заинферить"), fifo беру не из корегена, а пишу руками, сумматор пишу как + и т.д.
это все занимает очень немного времени и по времянке/площади не проигрует
E-mail: info@telesys.ru