Отправлено zlyh 04 декабря 2003 г. 15:55 В ответ на: Вот в Вериlog-е использую сигнал, но я его не обьявлял. Модлсим не ругается. Это нормально? А кто поделится стандартом на него? (У меня только художественная литература.) отправлено zlyh 03 декабря 2003 г. 18:11

Сам Verilog позволяет не объявлять сигналы, если он подсоединён к порту компоненты (у меня так и есть). По умолчанию новое имя(сигнал) считается однобитной wire.
Соответсвенно на этапе компиляции ошибка не ловится, а при симуляции... (я удивлялся откуда неопределённости лезут).
В 2001 версию добавили `default_nettype none. Вот это самое "none" запрещает недекларированные сигналы.
Модлсим 5.6 хотя и утверждает что он поддерживает 2001, но реально он сказал:
Error in `default_nettype directive. Expected wire, wand, wor, tri, tri0, tri1, trior, triand, or trireg.
Т.е. "none" он не знает.

• а в verilog mode можно написать /*AUTOWIRE*/ и нет такой проблемы — yes   (05.12.2003 10:36, пустое)
• Ответ: и XST тоже понимает! — bryk   (04.12.2003 18:11, пустое)
• кста - Квартус эту директиву понимает и сразу начинает ругаться на не объявленные предварительно цепи (-) — Димыч   (04.12.2003 16:31, пустое)