[an error occurred while processing this directive]
Ещё раз на тему "Altera ---> Xilinx". Нужно подробное описание LCELL(+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
Авсётаки 30 ноября 2003 г. 10:31
|
|
|
|
или готовый модуль логической ячейки на любом HDL-е.
Тема такая: Альтеровский Quartus, как всем известно, умеет генерить ATOM нетлист. Этот нетлист представляет собой VerilogHDL модуль, где описаны настройки и подключения ВСЕХ LCELL-ей задействованных в проекте. LCELL в этом модуле фигурирует как black-box. Если туда вставить "начинку" этого black-box (LCELL), то ATOM netlist превратился бы в железо-независимый модуль, компилируемый как для Xilinx, так и для др.
Альтеровское описание (datasheet) даёт только общее представление о логической ячейке, этого не достаточно для написания начинки. С другой стороны, я уверен, что библиотека логических ячеек существует.
Помогите её найти.
Спасибо.
Составить ответ
|||
Конференция
|||
Архив
Ответы
- если я правильно понял, то вижу несколько пороков в методе — yes (01.12.2003 10:22, 1044 байт)
- Ответ: (+) — Авсётаки (01.12.2003 12:39, 908 байт)
- Ок, я имел ввиду (как справедливо заметил algent) логический элемент ПЛИС. Просто у Альтеры это названо apexii_lcell для APEXов, stratix_lcell для STRATIXов и т.д. — Авсётаки (01.12.2003 09:52, пустое)
- Думаю имелся в виду логический элемент CPLD(FPGA) : 5ИЛИ +MUX+2исключающееИЛИ+регистр. Тоже хотел бы видеть, но многое можно вычислить из описания ALTERA и XILINX. Просто надо "вычислять", собирать по крупицам :). — algent (01.12.2003 05:53, пустое)
- LCELL это просто буфер. Он не делает ничего, только вносит задержку одной ячейки ПЛИСины. — SМ (30.11.2003 22:16, пустое)
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru