[an error occurred while processing this directive]
|
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
use ieee.std_logic_arith.all;
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
use ieee.std_logic_arith.all;ENTITY mpeg_tsi_ent is
PORT ( TsClkIn: IN Std_logic;
TsClkOut: out Std_logic;
TsVal : IN Std_logic;
TsStrt : IN Std_logic;
TsInBus: IN std_logic_vector(7 DOWNTO 0);
TsByte : out std_logic_vector(7 DOWNTO 0);
sys_clk: in Std_logic
);
END mpeg_tsi_ent;
ARCHITECTURE mpeg_tsi_rtl OF mpeg_tsi_ent IS
signal tsdata: std_logic_vector(7 DOWNTO 0);BEGIN
process(TsClkIn)
begin
if (rising_edge(TsClkIn) and TsVal = '1') then
TsByte <=TsInBus;
end if;
end process;END mpeg_tsi_rtl;
----------------------------------------------------------------------
----------------------------------------------------------------------
----------------------------------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
use ieee.std_logic_arith.all;
ENTITY mpeg_data_ent is
PORT ( sys_clk: in Std_logic;
TsClk : OUT Std_logic;
TsByte : OUT std_logic_vector(7 DOWNTO 0)
);
END mpeg_data_ent;ARCHITECTURE mpeg_data_rtl OF mpeg_data_ent IS
component mpeg_tsi
PORT ( TsClkIn: IN Std_logic;
TsClkOut: out Std_logic;
TsVal : IN Std_logic;
TsStrt : IN Std_logic;
TsInBus: IN std_logic_vector(7 DOWNTO 0);
TsByte : out std_logic_vector(7 DOWNTO 0);
sys_clk: in Std_logic);
END component ;
for all: mpeg_tsi use entity work.mpeg_tsi_ent;BEGIN
ts_inst: component mpeg_tsi PORT MAP ( -- вот тут он ругается и это наерное ессно
TsClkOut =>TsClk, -- но ,например,TsClkIn это физ сигнал и тут он мне не нужен
TsByte =>TsByte, -- я его хочу назначать в Assign Pins.
sys_clk =>sys_clk); -- а дальше в схему пойдут только сигналы объявленные в порте mpeg_data_entEND mpeg_data_rtl;
E-mail: info@telesys.ru