[an error occurred while processing this directive]
|
Сбацал проект на Verilog-е . Изначально он был расчитан на Triscend, а теперь есть необходимость использовать его под Xilinx или Actel. В нем есть регистровый массив (память) который очень бы хотелось видеть в ESB, но при синтезе в обоих случаях он вроде показывает что распознал его как RAM но пытается разместить в ячейках потому как говорит нужен блок с синхронным адресом и выходом.
E-mail: info@telesys.ru