[an error occurred while processing this directive]
Помотиге кто-нить,PLZ. Надо в Verilog-е описать RAM с регистровым адресом и выходом. ...
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено sva 14 июля 2004 г. 17:53

Сбацал проект на Verilog-е . Изначально он был расчитан на Triscend, а теперь есть необходимость использовать его под Xilinx или Actel. В нем есть регистровый массив (память) который очень бы хотелось видеть в ESB, но при синтезе в обоих случаях он вроде показывает что распознал его как RAM но пытается разместить в ячейках потому как говорит нужен блок с синхронным адресом и выходом.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru