Отправлено SM 05 октября 2002 г. 21:25

Знающие люди! Скажите, как написать нечто аналогичное LCELL AHDL'я на любом из этих языков. Ну очень надо впихнуть буфер. Это для асика, то есть вставить "component lcell" в виде блек-бокса не пройдет. Или можно как-то базовый элемент из synthesis library поставить? Там буфер числится.

• если бы я знал что такое LCELL :) — yes   (07.10.2002 11:54, 362 байт)
  • Не совсем - выходная ячейка я знаю как ставится... Нужна просто пара буферов для небольшой задержки сигнала (вход WE асинхронной памяти). Видимо ручками в синтезенный нетлист пихать придется :) — SM   (08.10.2002 11:03, пустое)
    • это обычное дело — yes   (08.10.2002 11:23, 161 байт)
  • Ответ: Почти, так буффер должен физически занимать логический, элемент. А в VHDL'е оптимизаторы его сразу сжирают.. а с LCELL о них тямы его скшать не хватает :) — Jackal   (07.10.2002 12:45, 138 байт)
    • насколько я знаю в АЗИК синтезах с Верилог/ВХДЛ нет таких директив языка — yes   (07.10.2002 15:01, 237 байт)