Ответ: У VHDL однозначно возможностей больше. Осваивать тоже лучше его, хотя если знаешь С то Verilog пойдет быстрее. Ну и покороче он будет (Verilog). («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Ответ: У VHDL однозначно возможностей больше. Осваивать тоже лучше его, хотя если знаешь С то Verilog пойдет быстрее. Ну и покороче он будет (Verilog).

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено VS 09 октября 2002 г. 17:52
В ответ на: Хочу учиться!!! отправлено vityap 09 октября 2002 г. 17:31

Составить ответ ||| Конференция ||| Архив

Ответы

Ответ: Спасибо! А между делом, нет ли систем допускающих ввод проекта в виде принципиальной схемы, с использованием стандартных вещей, типа регистров, триггеров, мультиплексоров, и/или/не элементов и т.д., ведь мне надо всего-то сделать пару интерфейсных модулей? — vityap (10.10.2002 20:21, пустое)
интересно как это при одинаковом синтезируемом подмножестве больше возможностей? — yes (09.10.2002 17:58, 251 байт)
- Ответ: Больше символов - это избыточное кодирование, а значит ошибку легко обнаружит компилятор, следовательно вероятность ошибиться ниже. — Игорь1 (09.10.2002 20:01, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа