[an error occurred while processing this directive]
А для чего же он тогда предназначался как не для описания и моделирования?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Щедрый
15 октября 2002 г. 14:58
В ответ на:
VHDL для моделирования никогда не предназначался. А Verilog именно для него. Что касается синтеза, то и VHDL и Verilog притянули за уши, но такова она сэляви.
отправлено Victor® 03 октября 2002 г. 15:18
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru