Отправлено vityap 09 октября 2002 г. 17:31

Надо сделать девайс на triscend e5, надо сделать для его матрицы нестандартные модули. Сам трисценд рекомендует для разработки оных synplicity, а synplicity, как я понял, поддерживает verilog и vhdl. Вопрос: не зная о программируемой логике НИЧЕГО, какой язык проще и быстрее освоить, у какого больше возможностей?

• Ответ: Спасибо! А между делом, нет ли систем допускающих ввод проекта в виде принципиальной схемы, с использованием стандартных вещей, типа регистров, триггеров, мультиплексоров, и/или/не элементов и т.д., ведь мне надо всего-то сделать пару интерфейсных модулей? — vityap   (10.10.2002 20:23, пустое)
  • Ответ: — Mishgan   (17.10.2005 23:06 83.237.215.111, пустое)
    • Ответ: — Mishgan   (17.10.2005 23:07 83.237.215.111, 14 байт)
• Ответ: У VHDL однозначно возможностей больше. Осваивать тоже лучше его, хотя если знаешь С то Verilog пойдет быстрее. Ну и покороче он будет (Verilog). — VS   (09.10.2002 17:52, пустое)
  • Ответ: Спасибо! А между делом, нет ли систем допускающих ввод проекта в виде принципиальной схемы, с использованием стандартных вещей, типа регистров, триггеров, мультиплексоров, и/или/не элементов и т.д., ведь мне надо всего-то сделать пару интерфейсных модулей? — vityap   (10.10.2002 20:21, пустое)
  • интересно как это при одинаковом синтезируемом подмножестве больше возможностей? — yes   (09.10.2002 17:58, 251 байт)
    • Ответ: Больше символов - это избыточное кодирование, а значит ошибку легко обнаружит компилятор, следовательно вероятность ошибиться ниже. — Игорь1   (09.10.2002 20:01, пустое)