Отправлено Nicky 05 сентября 2002 г. 08:50

Мой "родной" язык - VHDL, но по роду работы приходится изучать Verilog. При написании testbench в VHDL, чтобы не анализировать "вручную" ответные реакции какой-то схемы (например АЛУ) во входные воздействия я вставляю следующее:

STIMULUS: process
begin
Opalu <= "01000";--ADD
OpL <= x"00000000";
OpR <= x"00000000";
wait for 10 ns;
-----------------------
assert (Result = x"00000000" and CC = "0010")--ожидаемый результат
report "Result or CC error!!!"--выдача на экран сообщения при ошибке
severity ERROR;
-----------------------
.
.
.
wait;
end process;

При каждом изменении схемы запускаю testbench, и если нет сообщения об ошибке, то все работает правильно. Не надо ломать глаза, анализируя длинные простыни результатов моделирования.

Вопрос: Есть ли что либо подобное в Verilog-е?

• есть куча методов — yes   (05.09.2002 11:42, 416 байт)
• Ответ: Есть, и по моему, лучше сделано чем в VHDL. — Pashka   (05.09.2002 10:04, 67 байт)
  • Ответ: А в каких средствах разработки это поддерживается? — Nicky   (05.09.2002 11:20, пустое)
    • Ответ: В Modelsim'е работает, в Verilog XL тоже — Pashka   (05.09.2002 11:44, пустое)
      • Ответ: Спасибо, попробую. — Nicky   (05.09.2002 14:25, пустое)
  • Ответ: А в каких средствах разработки это поддерживается? — Nicky   (05.09.2002 11:18, пустое)