[an error occurred while processing this directive]
VHDL для моделирования никогда не предназначался. А Verilog именно для него. Что касается синтеза, то и VHDL и Verilog притянули за уши, но такова она сэляви.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))