Отправлено dsmv 16 сентября 2002 г. 13:30 В ответ на: Синтезируемую задержку никак (+) отправлено -=Sergei=- 14 сентября 2002 г. 18:12

для модели можно так:

wait until rising_edge( clk );
wr<='0' after 5 ns;
wait until rising_edge( clk );
wr<='1' after 5 ns;

Кстати, оператор after удобно использовать и в синтезируемых модулях.
Синтезатор его игнорирует, а временной диаграмме при моделировании всё нормально видно.