[an error occurred while processing this directive]
|
Синтезатор сначала преобразует твое описание в более "коректный" с точки зрения стандартов вид - чаще всего EDIF. Я никогда не раскапывал его внутренности но навроде как на первый взгляд там описание системы на вентильном уровне. После синтеза, он (EDIF) просто передается тому же MAX'у и те самые вентили мапятся в ячейки конкретного кристалла (это и есть имплементация проекта).
Когда попробуешь синтезировать vhdl или verilog "не MAX'ом" (Sinplify, Leonardo Spectrum)- болше никогда к МАКсу, Квартусу, ИСЕ и т.п не вернешся.
E-mail: info@telesys.ru