Отправлено DASM 07 февраля 2004 г. 22:53

Вот например если у меня в блоке always такое
a <= b;
b <= 0;
я так понимаю что это будет выглядеть как подача на D вход a Q выхода с b, а также подача Gnd на D вход b
В итоге в "а" после такта клока будет то, что было в "b", а "b" будет 0
А если пишу так -
a = b;
b = 0; - что меняется ?
Я вот сделал проектик на MAX3000, вроде пашет если везде "=" и если везде "<=", только в последнем случае проект чуть не вдвое короче :-)

Вобщем непоятка пока, привык понимаешь к послед. исполнению в С, С++ и торможу
Помогите кому не лень, лучше на примере
Спасибо

• вобще-то есть некотрый исторический трепет в отношении к блокирующимим и неблокирующими — yes   (09.02.2004 11:59, 510 байт)
  • ничего себе одинаково ! Даже не близко. При использовании блокирующего присваивания строится куча комбинационной логики. Компилятор (+) — DASM   (09.02.2004 15:39, 557 байт)
    • Сформулирую проблему по другому: При использовании Verilogных non-blocking assignments ("<=") (также как и VHDLных signal assignment ("=") ) синтез даёт тот же результат что и моделирование. + — zlyh   (10.02.2004 11:23, 558 байт)
• Ответ: — SKov   (08.02.2004 00:53, 168 байт)
  • спасибо. Правда понял потыкавшись в rpt файл :-), но почитать надо. Сейчас этим и займусь :-) — DASM   (08.02.2004 10:53, пустое)