[an error occurred while processing this directive]
возможно подцеплен как verilog файл (можно где-то изменить, но проще отцепить и подцепить)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
yes
10 февраля 2004 г. 13:37
В ответ на:
Помогите... Объявляю package в файле (name.vhd), цепляю его к проекту, AHDL 6.2 компилит нормально, а Synplify выдает ошибку <имя пакета>is not a design unit... ?
отправлено vladx 09 февраля 2004 г. 18:53
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru