[an error occurred while processing this directive]
Вот такое объяснение (Sorry что на английском). Имеется цельный талмут по этому поводу.
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено Fnutik 26 февраля 2004 г. 14:28
В ответ на: А вот зачем, интересно, в Verilog'е, две сущности: wire и reg. Смысл в этом разделении какой? Signal он сигнал и есть, кака яразница --- выход это триггера или нет? отправлено andrew_b 26 февраля 2004 г. 12:33

The wire and tri net data types are identical in usage (syntax and function). The two different names are provided for design clarity. Nets driven by a single gate are usually declared as wire
nets, as shown in Modules in this chapter, while nets driven by multiple gates are usually declared as tri nets.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru