А что его поливать-то? Это язык созданный СПЕЦИАЛЬНО для синтеза ( в отличии от VHDL и Verilog, которые под моделирование). А т.н. архитектуро-независимость VHDL и Verilog - фикция. («Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] А что его поливать-то? Это язык созданный СПЕЦИАЛЬНО для синтеза ( в отличии от VHDL и Verilog, которые под моделирование). А т.н. архитектуро-независимость VHDL и Verilog - фикция.

(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

Отправлено Victor® 25 февраля 2004 г. 13:10
В ответ на: В архивах особо не рассматривают сравнение Verilog vs VHDL. В основном все поливают AHDL. Хотелось бы услышать мнение людей имеющих опыт программирования на двух языках. отправлено раздумывающий 25 февраля 2004 г. 09:14

Составить ответ ||| Конференция ||| Архив

Ответы

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа