[an error occurred while processing this directive]
Помогите кто разбирается в Верилоге (глюки с assign)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
миниатюрный аудио-видеорекордер mAVR

Отправлено Serega 23 февраля 2004 г. 15:09

вот часть проекта
inout data;
wire [0:7] data;
reg [0:7] data_tmp;
..... (разный текст)
(тут case наверху)
1 : begin we<=0; assign data=data_tmp ; end // и почему-то компилятор ругется "data is not a valid left-hand side of ASSIGN/DEASSIGN statement." на непрерывное присвоение. Ничего не понимаю.

Составить ответ  |||  Конференция  |||  Архив

Ответы

Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 

Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru