[an error occurred while processing this directive]
тогда это то же самое что и SIGNED/UNSIGNED в VHDL.(+)
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))
миниатюрный аудио-видеорекордер mAVR

Отправлено DmitriP 26 февраля 2004 г. 16:45
В ответ на: Вопрос про (+) отправлено SM 26 февраля 2004 г. 16:36

Разница в том, что VHDL требует строгого соответствия типов. Если в проекте много знаковых и беззнаковых переменных, а в условии будет стоять не константа а значение другой шины:

if (count > bound)

то в VHDL проверку корректности подобных условий(обе переменные знаковые или беззнаковые) будет выполнять компилятор, а в VERILOG-е этим должен заниматься программист.

Составить ответ  |||  Конференция  |||  Архив

Ответы

Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 

Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru