Отправлено zlyh 24 февраля 2004 г. 18:43 В ответ на: Ответ: А причем тогда список процессов? В классике T сановится равным T1 только после прихода какогото фронта clock!!! отправлено GVS 24 февраля 2004 г. 17:42

Sensitivity list нужен симулятору. Когда программеры писали симулятор они не ставили задачу распознавать конструкции. В настоящее время sensitivity list можно бы уже назвать архаизмом, но кто бы симулятор переделал.
VHDL создавали больше академики чем инженера. Verilog - инженера больше чем академики. Попробуйте Verilog.

1) Здесь Т1 - выход Д-триггера. Т - вход Д-триггера.
process (clock)
begin
if rising_edge(clock) then
T1<=T;
end if;
end;

2) Здесь Т1 - выход latch. Т - вход latch.
process (clock)
begin
if clock='1' then
T1<=T;
end if;
end;

3) Здесь при синтезе клок игнорируется.
process (clock)
begin
T1<=T;
end;

Для меня HDL - больше чем ассемблер, потому что если схема это написание непосредственно в кодах, что же останется для толпологии?
А как приятно, коротко и красиво описать управляло на HDL-е и быстро это всё отладить?

• Ответ: Я нападю на VHDL. Мне этот язык тоже нравится. Но меня в нем убивает неоднозначность трактования одних и тех же процессов.В любом, знакомом мне языке A равно B если мы присваеваем одно значение другому. Почему в VHDL мы должны еще думать о том моделируем мы процесс или симулируем. Почему нет однозначности.А вообще я пришел к мнению, что надо бросить задавать ненужные вопросы, я начать изучать, как говорят в арми, материальную часть. — GVS   (24.02.2004 19:31, пустое)
  • :-)) Yes! Нашего полку прибыло! — zlyh   (24.02.2004 19:43, пустое)