always («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] always

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено poisk 20 июня 2006 г. 02:03

@(posedge CLK)Q=D; - это я понял, по переднему фронту Q=D
а чем эта конструкция отличается от @(CLK)Q=D;
объясните плз!

Составить ответ ||| Конференция ||| Архив

Ответы

Ответ: — pusk (21.06.2006 11:23 85.249.76.9, 81 байт)
- Ответ: — SAZH (21.06.2006 12:19 212.113.112.201, 40 байт)
Поспорим какой язык лучше? — zlyh (20.06.2006 19:00 194.186.73.110, 945 байт)
- Ответ: — SAZH (20.06.2006 23:48 217.15.19.207, 256 байт)
- И что? Если читать доки, там тоже все однозначно. См. ссылку например. А хочется все возможности языка пощщупать :) — SM (20.06.2006 22:44 195.225.131.186, пустое, ссылка)
Ответ: — poisk (20.06.2006 02:06 85.249.76.9, 131 байт)
- Да, Вы правы. Второе описывает DDR-триггер, что почти нигде не синтезируемо. Чтобы была защелка по уровню надо так (+) — SM (20.06.2006 11:25 213.141.159.26, 51 байт)
  - На счет несинтезируемо -> Altera умеет, у Xilinx тоже проблем быть не должно, так где не синтезируемо? — cdg (20.06.2006 14:11 80.68.3.242, пустое)
    - Синопсис DC не собирает... По крайней мере с теми библиотеками, что у меня сейчас в работе. — SM (20.06.2006 14:22 195.225.131.186, пустое)
      - А, Synplify ест с удовольствием — cdg   (20.06.2006 14:30 80.68.3.242, пустое)
        
        Ест это хорошо, а что в результате-то? — SM   (20.06.2006 14:44 195.225.131.186, пустое)
        
        В результате триггер защелка/работа по полочке/ — cdg   (20.06.2006 15:01 80.68.3.242, пустое)
        
        А почему??? Если в списке чувствительности нету D, то он и не должен реагировать на его изменение, даже при высоком CLK. — SM   (20.06.2006 15:21 195.225.131.186, пустое)
        
        Ответ: — SAZH   (20.06.2006 15:34 212.113.112.201, 484 байт)
        
        Это да, это я видел, но какого черта он это синтезирует вообще? Надо стандарт почитать.... А как тогда DDR-триггер описать в конце концов? — SM   (20.06.2006 15:41 195.225.131.186, пустое)
        
        Например, можно так описать. Синтезируется-симулируется верно (+) — Tiro   (23.06.2006 17:13 195.19.219.179, 372 байт)
        
        Ответ: — NiOS   (20.06.2006 16:03 212.113.117.246, 82 байт)
        
        По логике так... Но по стандарту вроде это не отличается от @(CLK). А инферринга в таком случае никакого - один еррор. — SM   (20.06.2006 16:20 195.225.131.186, пустое)
        
        Ответ: — SAZH   (20.06.2006 15:45 212.113.112.201, 194 байт)
        
        Да это любой элемент памяти, который тактируется и фронтом, и спадом. Double Data Rate. — SM   (20.06.2006 15:49 195.225.131.186, пустое)
        
        Ответ: — SAZH   (20.06.2006 16:01 212.113.112.201, 297 байт)
        
        (+) — cdg   (20.06.2006 14:33 80.68.3.242, 136 байт)
        
        Не, ну если D включить, то это классический latch inference. Я не понял, почему always @(clk) не ругается|не генерит DDR-триггер.... — SM   (20.06.2006 14:42 195.225.131.186, пустое)
      - Хм... Свежий собрал. Но в голый буфер, вообще без какого-либа триггера. Нихрена не понимаю. — SM   (20.06.2006 14:29 195.225.131.186, пустое)
        
        А так: always @(*) if (Clk) Q <= D; ? — cdg   (20.06.2006 14:34 80.68.3.242, пустое)
        
        Не, не так(+) — cdg   (20.06.2006 14:36 80.68.3.242, 73 байт)
        
        А так это честный комбинаторный процесс, эквивалент D = Q & !Rsest — SM   (20.06.2006 14:44 195.225.131.186, пустое)
    - Ответ: — SAZH (20.06.2006 14:19 212.113.112.201, 503 байт)
      - :) :) А что - при высоком CLK он и на спад по D реагирует??? — SM   (20.06.2006 14:23 195.225.131.186, пустое)
        
        Ответ: — SAZH   (20.06.2006 14:45 212.113.112.201, 111 байт)
        
        А синопсис тут корректно поступил - он сказал, что там хронический одинаковый уровень, и всё покоцал. — SM   (20.06.2006 15:48 195.225.131.186, пустое)
        
        У каждого синтезатора свои тараканы :) — SM   (20.06.2006 14:45 195.225.131.186, пустое)
        
        Кстати, у меня ругань... Error: Clock in used as data. — SM   (20.06.2006 14:28 195.225.131.186, пустое)
  - Ответ: — poisk (20.06.2006 12:00 85.249.76.9, 46 байт)
    - Да, только я немного не правильно описал - второй posedge не нужен (+) — SM (20.06.2006 13:19 195.225.131.186, 138 байт)
      - Ответ: — SAZH (20.06.2006 13:24 212.113.112.201, 223 байт)
        
        Вы безусловно правы. Торможу до сих пор после выходных :) — SM (20.06.2006 13:33 195.225.131.186, пустое)
- второй вариант триггер по уровню (защелка) — cdg (20.06.2006 09:28 80.68.3.242, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание

E-mail: info@telesys.ru

Ответы

Отправка ответа