|
|
описываю обычный регистр
always @(posedge clk or posedge clr)
begin
if (clr) ax <= 0;
else ax <= axn;
из всех блоков всегда вытаскиваю асинхронный сброс. на самом верхнем уровне сажаю сигнал clr на землю, так вот synplify 8.5 везде оптимизирует и выбрасывает строку (типа строка никогда не выполнится)
if (clr) ax <= 0
и симуляционный файл после синтеза становится без асинхронного сброса -> при начале симуляции все регистры в крестиках.
самое ужасное что автоматы он тоже "оптимизирует".
пока что пришлось clr верхнего уровня вывести на внешнюю неиспользуемую ногу с подтягивающим к земле резистором.
|
|
E-mail: 
info@telesys.ru
