|
|
Если взять аналогию из программирования - сначала я пишу на C, это высокий уровень (в разработке железа верилог и т.п.), потом компилирую в ассемблер, из которого вызываются библиотечные ф-ции (тут это нетлист, который описывает соединения между библиотечными ячейками), а затем - линкер (тут это сбор нетлиста с CDL-нетлистом библиотеки и получение SPICE описания). Правда, в отличие от программирования, есть еще совсем заключительный этап - "экстракция паразитов", когда в SPICE-описания добавляются емкости и сопротивления дорожек, соединяющих элементы.
То есть, подводя итог - если верилог это описания схемы на ЯВУ, то SPICE это описание той-же схемы (ее функциональность эквивалентна с точностью до задержек) в машинных кодах. И на первом этапе моделирования схемы я гоняю свой исходник на верилоге, используя, как Вы правильно заметили, дискретновременнуую модель, то на заключительном я эту же СХЕМУ моделирую в SPICE, получив более точную модель линейного времени, где я могу уже оценить скорости нарастания фронтов, формы сигналов, выбросы и т.д. у сигналов из моего верилог-описания верхнего уровня.
Так почему SPICE и верилог это разные вещи, если из первого при помощи синтеза я получаю последнее? И функциональность обоих моделей идентична за исключением точности результатов?
|
|
E-mail: 
info@telesys.ru
