|
|
есть большой проект. подскажите, как наложить assertion, например, на НЕиспользование асинхронных сбросов и установок одновременно? или как запретить использование сигнала clk через комбинационную схему.
ведь system verilog для этого и разрабатывался чтобы упростить написание тестов...
|
|
E-mail: 
info@telesys.ru
