[an error occurred while processing this directive]
|
ведь комбинационная логика укладывается в целое число LUT
соответственно задержка будет N*LUTdelay (без учета wireload, что кстати тоже не понятно как в ПЛИС-овых библиотеках (если вообще есть))
то есть логический элемент дает задержку либо 0 либо LUTdelay
и вообще (см сообщение выше), под FPGA синтезом, я так понимаю, подразумевается логический синтез (без оптимизации критических путей), а оптимизации выполняются на этапе PAR
бред какой-то.
E-mail: info@telesys.ru