[an error occurred while processing this directive]
не очень понятно, интересно как объяснить немонотонное возрастание в wireload модели?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
yes
19 июня 2003 г. 12:28
В ответ на:
2 yes: Выкопал я либу синопсисную для виртекса. Вот что в ней (ссылка). Все тайминиги, весь wire load... Так что синтезатору все-же работы должно быть очень много!
отправлено SM 19 июня 2003 г. 11:14
Составить ответ
|||
Конференция
|||
Архив
Ответы
Думается, что (+)
—
SM
(19.06.2003 12:41, 108 байт)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru