Все это естественно (не про гранаты :) ) - до PAR окончательно тайминги не известны. («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Все это естественно (не про гранаты :) ) - до PAR окончательно тайминги не известны.

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено SM 18 июня 2003 г. 17:23
В ответ на: я не поленился доку ксайлинскую посмотреть отправлено yes 18 июня 2003 г. 16:41

Составить ответ ||| Конференция ||| Архив

Ответы

ну а wireload модель и прочие прибабахи - они же как раз для того, чтобы оценить время после синтеза — yes (18.06.2003 17:43, 159 байт)
- Кстати - а в комплекте ISE есть .db синопсисная для синтеза в DC? Если есть, интересно посмотреть что там внутри... — SM (18.06.2003 17:45, пустое)
  - не нашел, есть какие-то бинарные acd - но это скорее от ISE, может какой-нибудь aliance надо... — yes (18.06.2003 17:51, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru