Отправлено SM 02 июня 2003 г. 23:07 В ответ на: Что-то я не пойму ... Если разрабатывать проект на Verlog (or VHDL) , то необходимо отдельно писать код для синтеза и отдельно для симуляции (ModelSim)? Или же это одно и тоже? отправлено Gunner 02 июня 2003 г. 20:44

Сам тест-бенч, который формирует все сигналы, подводимые к симулируемому коду и эмулирует какие-либо подключенные внешние компоненты, пишется отдельно, и применяются там свободно и синтезируемые и несинтезируемые дела. А вот отлаживаемый модуль использует как раз в основном синтезируемые конструкции - из него-же потом надо сделать устройство (ну можно подобавлять и немного несинтезируемых - анализ на ошибочные ситуации, глитчи, загрузка блоков памяти начальными данными, задержечки, и т.п.). Смысл всего этого деяния такой - что можно используя тот-же тест-бенч прогнать на симуляторе уже синтезированный нетлист, и посмотреть отличия сигналов от "запланированных" после синтеза, после разводки... Это очень актуально для разработки ASIC, где (если ты не миллионер) нет возможности делать отладку в железе. Да и для проектов на программируемой логике, которые посложнее, тоже бывает очень полезным.

• Спасибо ... жить стало веселее :) — Gunner   (03.06.2003 15:08, пустое)
• ну это в идеальном случае — yes   (03.06.2003 13:51, 316 байт)
  • Так зачем использовать конструкции, которые не все понимают? — SM    (03.06.2003 22:53, пустое)
    • а как узнать такую конструкцию не использовав? :) — yes   (04.06.2003 11:24, пустое)
      • Так наоборот - ликвидировать, узнав, что она такая — SM   (04.06.2003 13:10, пустое)
        • Правильно! А то получим... (см. ссылку) — Victor Yurchenko   (06.06.2003 17:58, пустое, ссылка)