Отправлено V61 26 июня 2003 г. 14:29 В ответ на: прежде чем вопрос написать я cdg.pdf почитал и по сайту полазил... отправлено yes 26 июня 2003 г. 13:38

Т.е. чисто для развития. Делал линию задержки на SRL (на библиотечных узлах).
Сам по себе модуль, как и положено, давал 1 Lut на бит и 1 Slise на два бита.
При подключении блока в проект - Slise на бит. В принципе понятно – места много, MAP подключил другие критерии (хотя мне непонятно какие).
Ладно, привязал модуль к месту.
Отдельно модуль разместился по месту, а в проекте – не хочет. И вот это для меня полная загадка.
При этом такая же линия задержки в другом проекте размещалась нормально (правда схема подключения более простая).