[an error occurred while processing this directive]
|
возможно, это мои глюки и собака не там рылась
если нетлист (+SDF) кладутся на кристалл и соединяются по-разному, то и времянка внутри модуля может изменится (теоретически эти отображения, должны в post-translate(?) SDF отображаться)
в наблюдаемом примере (физически перестало работать), я не видел в STA|моделировании отличий
ну, например, к long lines подключатся еще какие-то входы, и задержка изменится
то есть хотелось бы иметь "замороженный" кусок, который гарантированно удовлетворяет времянке, а остальное (низкоскоростное хоз-во) пусть размещается на оставшемся месте и использует оставшиеся провода
еще причина ресинтез (ну то есть мапинг/роутинг), для 1600 ветрекса занимает полчаса, при внесении каких либо мелких изменений (типа полярность выхода поменять) требуется ждать долго...
неужели, такие желания являются "экзотическими" для производителей ПЛИС-овых тульев?
E-mail: info@telesys.ru