[an error occurred while processing this directive]
|
в АЗИКе эту l(ength) посчитать не проблема - взял половину периметра от площади модуля и нашел задержку по модели
а в ПЛИСе я так понимаю, что задержка сильно зависит от трассировки (по какому типу линий прошла), разрывы скорее всего возникают на буферах и смене типа соединения (например вертикальные и горизонтальные провода отличаются)
ну и поэтому может быть оценена только после трассировки, и может поэтому и не учитывается при синтезе - если брать "песимистическую" оценку - будет сильный перезаклад, а в "оптимистическую" после трассировки все цепи не войдут
кстати мне интересно как работают "прогонные буфера" на длинных линиях (вроде на картинках изображено такими "песочными часами" на боку), ведь сигнал может распространятся с обеих сторон?
E-mail: info@telesys.ru