[an error occurred while processing this directive]
вобщем понятно, что "скачков вниз" не должно быть, но t'(L) - для ПЛИС, наверняка разрывная, и средствами синтеза не учитывается
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено yes 23 июня 2003 г. 09:40
В ответ на: 2 yes : Немонотонное возрастание wireload модели xilinx (+) отправлено SM 22 июня 2003 г. 10:22

в АЗИКе эту l(ength) посчитать не проблема - взял половину периметра от площади модуля и нашел задержку по модели

а в ПЛИСе я так понимаю, что задержка сильно зависит от трассировки (по какому типу линий прошла), разрывы скорее всего возникают на буферах и смене типа соединения (например вертикальные и горизонтальные провода отличаются)
ну и поэтому может быть оценена только после трассировки, и может поэтому и не учитывается при синтезе - если брать "песимистическую" оценку - будет сильный перезаклад, а в "оптимистическую" после трассировки все цепи не войдут

кстати мне интересно как работают "прогонные буфера" на длинных линиях (вроде на картинках изображено такими "песочными часами" на боку), ведь сигнал может распространятся с обеих сторон?

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru