[an error occurred while processing this directive]
|
Что-то просто обязано соответствовать. LCELL обозначает один макроцелл (LUT). То есть, на пальцах:
например есть логика (a&b&c&d&e). При этом LUT в альтере 4-входовый. То есть маппер может как угодно сгруппировать эти переменные в 2 LUT'a. Написав же (LCELL(a&b&c&d)&e) - AHDL я буду уверен, что a,b,c,d будут идти в один LUT, а в следующем добавится e.
Для верилога аналог такой (lcell есть "черный ящик") -
1) assign xxx=a&b&c&d&e;
2) wire tmpi,tmpo;
assign tmpi=a&b&c&d;
lcell (.in(tmpi), .out(tmpo));
assign xxx = tmpo&e;
Про то, куда и зачем их втыкать в асинхронных случаях читать тут
http://www.telesys.ru/wwwboards/vhdl/15/messages/5125.shtml
Если схема полностью синхронна - то значит съезжает времянка - тогда втыкать эмпирически, до тех пор, пока все констрейны не выполнятся все :)
Где взять описание технологических ячеек - вероятно в хелпе к технологической библиотеке, если таковой есть. Еще - если есть какие-либо технолог. либы в текстовом виде - то там. Еще вариант - если есть .db для синтеза синопсисом - то в его "Library Compiler" или "Design Compiler" считать этот .db и записать в виде текстового .lib. Еще вариант - обычно дают вериложный файло для симуляции нетлистов - в нем описаны все варианты ячеек.
E-mail: info@telesys.ru