|
|
1) я не люблю тыкатся и заниматся drag-n-drop-ом, я люблю написать скрипт или в языке, и первое мое возмущение, то что VHDL не разрешает иерархические имена ("Маразм" (с) Rotten с прошлой страницы)
BTW как можно сохранить конфигурацию окон Wave/List?
Должен признать, что взаимодействие команд (TCL) и оболочки мне очень понравилось.
2) может я чего-то не так делаю, но и командами и мышкой компилил проект, а это generate в иерархии было пустое (то есть докликав до самого низа - сигналов не обнаружил)
потом подключил библиотеку
library modelsim_lib;
use modelsim_lib.util.all;
но никаких функций из нее не вызывал
стало видно! сигналы, но симуляция стала слетать на этом generate с сообщением Fatal error
вобщем-то вопрос решить просто - текстовым препроцессором эти generate погенерить, как я в Verilog делал
но есть у меня желание пользоваться "всей мощью языка"... и разоьраться со средствами
E-mail: 
info@telesys.ru
